JPH0246734A - バイポーラトランジスタを有する半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体集積回路装置に関し、特に高速の動作
が要求されるバイポーラトランジスタを有する半導体集
積回路装置に関するものである。

［従来の技術］ 第２Ａ図〜第２Ｆ図は従来の半導体集積回路装置の製造
方法であって、バイポーラトランジスタの主要製造工程
段階を示す断面図である。

以下、図を参照して従来の製造方法について簡単に説明
する。

低不純物濃度のｐ型（ｐ−型）シリコン基板１に高不純
物濃度のｎ型（ｎ＋型）のコレクタ埋め込み層２を形成
した後、これらの上に低不純物濃度のｎ型（ｎ−型）エ
ピタキシャル層３を成長させる。次に、素子間分離溝１
０を半導体基板１に到達する深さまで形成し、チャンネ
ルカット用ｐ型層５を形成した後、分離用酸化膜４を溝
１０に充填する。その後、全面エッチバックによりエピ
タキシャル層３表面を露出させ、全面にポリシリコン膜
１００を何首させた後、酸化膜、窒化膜および酸化膜を
この順に所定厚さで順次付着する。

次に写真製版および選択エツチング技法を用いてパター
ニングし、外部ベースとなるべき領域上に酸化膜２００
、窒化膜３００および酸化膜２０１よりなる複合膜を形
成する（第２Ａ図参照）。

次に、レジスト膜（図示せず）をマスクとしてコレクタ
電極の取出層となる領域（図において右側の分離用酸化
膜４の左側領域）のポリシリコン膜１００のみを除去す
る。そして、複合膜上層の酸化膜２０１を除去した後、
窒化膜３００をマスクとして選択酸化を行なうことによ
り、ポリシリコン膜１００を酸化膜１１０，１１１に変
化させるとともに、露出したエピタキシャル層３の表面
に厚い酸化１１４１１２を成長させる。次に、これらの
選択酸化膜１１０，１１１，１１２をマスクとして、窒
化膜３００下のポリシリコン膜１０１中にｎ型不純物イ
オンを注入する（第２Ｂ図参照）。

酸化膜１１２に選択的に拡散窓あけを行ない、高濃度の
ｎ型不純物の拡散を行なってコレクタ電極取出層６を形
成する。コレクタ電極取出層６の表面を酸化し、酸化膜
２１０を形成した後、活性ベース層となるべき領域上の
酸化膜１１０を窒化膜３００をマスクにエツチング除去
する。このとき酸化膜１１１，１１２，２１０をエツチ
ングされないようにレジスト膜（図示せず）で覆い隠し
、酸化膜１１０のエツチングを行なう。上記レジスト膜
（図示せず）を除去した後、ポリシリコン膜１０１上の
窒化膜３００．酸化膜２００を除去する。その後イオン
注入時の保護マスクとして酸化膜２０２を形成し、ｎ型
不純物を注入した後シンタリングを行なうことにより、
活性ベース層７、同時に先の注入でｎ型不純物を含ａし
ているポリシリコン膜１０２からｎ型不純物の拡散を行
なって外部ベース層８を形成する（第２Ｃ図参照）。

酸化膜２０３を全面に付着後、エミッタとなるべき領域
上の酸化膜２０２，２０３のみを除去し、第２のポリシ
リコン膜１２０を形成してｎ型不純物イオンを注入した
後、アニールを行なってｎ型不純物を含むポリシリコン
膜１２０からｎ型不純物の拡散を行なってエミツタ層９
を形成させる。

その後ポリシリコン膜１２０の上に窒化膜３０１を形成
させる（第２Ｄ図参照）。

次に、エミツタ層９以外の窒化膜３０１、ｎ＋ポリシリ
コン膜１２０１酸化膜２０３，２０２をレジスト膜をマ
スクとして順次除去した後、レジスト膜を除去する。さ
らに窒化膜３０１をマスクとして低温酸化（８００〜８
５０℃）を行なってｎ＋ポリンリコン膜１２０側壁に厚
い酸化膜２２０を、ｐ＋ポリシリコン１１！１０２の表
面上に薄い酸化膜（図示せず）を形成する。その後窒化
膜３０１をマスクにポリシリコン膜１０２上の薄い酸化
膜（図示せず）を除去し、さらに窒化膜３０１を全面ウ
ェット（リン酸）除去した後、シリサイド膜５００，５
０１を形成する（第２Ｅ図参照）。

その後Ｐ　Ｓ　０Ｍ４００をデポジションし、アニール
して焼きしめした後、コンタクトを形成しエミッタ電極
６００．ベース電極６０１、コレクタ電極６０２をそれ
ぞれ形成する（第２Ｆ図参照）。

［発明が解決しようとする課題］ 従来の半導体装置は以上のように構成されているので、
不活性ベース領域（外部ベース）によるベース〜コレク
タ間の接合容量が大きい。これかベース電流の流れにと
って寄生容量として働き、また、活性ベース層とベース
電極とが外部ベース層を介して導通ずる距離が長いため
ベース電流に対する抵抗が大きく、これらがトランジス
タの高速動作を低下させる原因となっていた。

この発明は上記のような課題を解決するためになされた
もので、ベース〜コレクタ間の接合容量を低減し、かつ
ベース電流の抵抗値を低減させるバイポーラトランジス
タを有する半導体集積回路装置を提供することを目的と
する。

［課題を解決するための手段］ この発明に係るバイポーラトランジスタを有する半導体
集積回路装置は、主面を有する第１導電型式の半導体基
板と、半導体基板の主面から第１の深さで形成される第
２導電型式の第１の半導体層と、第１の半導体層内であ
って、第１の深さより浅い第２の深さに埋め込まれた導
電体と、第１の半導体層内であって、導電体の側壁に接
して形成される第１導電型式の第２の半導体層と、第２
の半導体層内に形成される第２導電型式の第３の半導体
層と、第１の半導体層に接続される第１の導通端子と、
導電体に接続される第２の導通端子と、第３の半導体層
に接続される制御端子と、導電体の下面領域に形成され
る第１の絶縁膜と、第１の導通端子が一接続される箇所
側であって、第２の半導体層の側壁に形成される第２の
絶縁膜とを備えたものである。

［作用コ この発明においては、外部ベース層真下に絶縁層が形成
されるので、トランジスタの寄生容量が低減され、かつ
ベース電極となる導電体が活性ベース領域の側壁に接す
るので寄生抵抗が低減される。

［実施例］ 第１Ａ図〜第１Ｇ図はこの発明の一実施例による半導体
集積回路装置の製造方法における主要工程段階を示す断
面図である。

以下、図を参照してこの発明の一実施例による半導体集
積回路装置の製造方法について説明する。

まず、ｐ−型シリコン基板１にｎ中型フレクタ埋め込み
層２を形成した後、シリコンＵ板１に到達する素子間分
離溝１０を形成する。溝１０の底部にｐ型の不純物を注
入してチャンネルカット用ｐ型層５を形成した後、分離
用酸化膜４を溝１゜に充填させ、全面エッチバックによ
りコレクタ埋め込み層２上面を露出させる。その後、コ
レクタ埋め込み層２上に酸化膜１１０．ポリシリコン膜
１０１、酸化膜１１１をこの順に所定厚さで順次付着す
る（第１Ａ図参照）。

その後、活性トランジスタ領域およびコレクタ電極取出
領域を開口するために、写真製版技術を用いてレジスト
膜７００をマスクとして、酸化膜１１１、ポリシリコン
膜１０１．酸化膜１１０を順次異方性エツチング法を用
いて除去し、コレクタ埋め込み層２を露出させる。この
とき外部ベース取出電極となるポリシリコン膜１０１は
、後に形成されるエミツタ層との短絡を防止するため、
若干サイドエツチングされ、酸化膜１１０の開口幅より
大きく開口される（第１Ｂ図参照）。

レジスト膜７００を除去した後、ｎ＋型エピタキシャル
層３ａ、３ｂをトランジスタの活性領域およびコレクタ
電極取出領域としてコレクタ埋め込み層２上に形成する
。なお、上記エピタキシャル層３ａ、３ｂは、外部ベー
ス取出電極となるポリシリコン膜１０１の上面まで成長
させるようにする。その後、エピタキシャル層３ａ、３
ｂの上にポリシリコン膜１０２．窒化膜３０１を順次付
むさせる。次に、ｎ型コレクタ領域となるエピタキシャ
ル層３ｂと外部ベース取出電極となるポリシリコン膜１
０１とを分離するために、写真製版技術を用いてレジス
ト膜７００の所定領域を開口する。開口されたレジスト
膜７０１をマスクとして、ポリシリコン膜１０２上の露
出した窒化膜３０１を除去する（第１Ｃ図参照）。

上記レジスト膜７０１を除去した後、窒化膜３０１をマ
スクとして選択酸化を行なうことによりポリシリコン膜
１０１．１０２を酸化する。この酸化によって酸化膜１
１１と一体となった酸化膜１１２が形成され、エピタキ
シャル層３ｂと外部ベース電極となるポリシリコン膜１
０１との間に分離酸化膜１１２が形成される。

次に、写真製版技術によりコレクタ電極取出領域上方の
みが開口されたレジスト膜７０３をマスクとして、ｎ−
エピタキシャル層３ｂ上方の窒化膜３０１を除去する。

さらに、高濃度ｎ型不純物を露出したポリシリコン膜１
０２に注入した後、シンタリングを行なうことによりｎ
＋型のコレクタ電極取出層６を形成する（第１Ｄ図参照
）。

続いて、レジスト膜７０３を除去した後、窒化膜３０１
をマスクに再度選択酸化を行なうことにより、フレフタ
電極取出層６上のポリシリコン層１０２を所定の深さの
酸化膜１２１に変化させる。

さらに、外部ベース電極層上方を開口するために、写真
製版技術によりレジスト膜７０４を形成し、これをマス
クとして露出した窒化膜３０１、ポリシリコン膜１０２
を除去し、さらに酸化膜１１１真下のポリシリコン膜１
０１中に高濃度ｎ型不純物イオンを注入する。なおこの
注入においては、十分厚い酸化膜１２１がイオン注入の
マスキングになっているためコレクタ電極取出層６中に
は、注入はされない（第１Ｅ図参照）。

レジスト膜７０４、ポリシリコン膜１０２上の窒化膜３
０１を除去した後、エミッタ電極取出層となるポリシリ
コン膜１０２中にｎ型不純物、ｎ型不純物を順次注入す
る。アニールを行なうと、ｐ型ならびにｎ型不純物を含
有しているポリシリコン膜１０２からｎ−エピタキシャ
ル層３へ不純物拡散が行なわれ、その拡散度の違いによ
って活性ベース層７、エミツタ層９が同時に形成される
。

また、同時に前述の注入によりｎ型不純物を含有してい
るポリシリコン膜１０１からｎ型不純物の拡散による外
部ベース層８が形成される。なお、このｎ型不純物注入
時にも、外部ベース電極取出用のポリシリコン膜１０１
上の酸化膜１１１はその厚さによってイオン注入のマス
キングとして働く（第１Ｆ図参照）。

その後、ＰＳＧ膜４００を全面にデボジシジンし、これ
をアニールして焼き締める。その後、所定の位置にコン
タクトを形成し、エミッタ電極６００１ベース電極６０
１およびコレクタ電極６０２をそれぞれ形成する（第１
Ｇ図参照）。

以下、さらに上面に保護膜の形成等の工程が続くが、こ
の発明の範囲外であるのでここでの説明を省略する。

なお、上記実施例では、導電型式を特定したバイポーラ
トランジスタについて説明しているが、反対導電型式の
バイポーラトランジスタであっても同様に適用でき、同
様の効果を奏することはいうまでもない。

［発明の効果］ 以上のように、この発明によれば外部ベース層真下に絶
縁層が形成され、かつベース電極が活性ベース領域の側
壁からとられているので寄生容量および寄生抵抗が低減
され、装置の動作の高速性に大いに寄与する効果がある
。

【図面の簡単な説明】

第１Ａ図〜第１Ｇ図はこの発明の一実施例による半導体
集積回路装置の製造方法を示す工程断面図、第２Ａ図〜
第２Ｆ図は、従来の半導体集積回路装置の製造方法を示
す主要工程断面図である。 図において、１はシリコン基板、２はコレクタ埋め込み
層、３はエピタキシャル層、６はコレクタ電極取出層、
７は活性ベース層、８は外部ベース層、９はエミツタ層
、１０１はポリシリコン膜、１１０は絶縁酸化膜、６０
０はエミッタ電極、６０１はベース電極、６０２はコレ
クタ電極である。 なお、各図中、同一符号は同一または相当部分を示す。 第１Ａ図 第１Ｃ図

Claims (1)

1. 【特許請求の範囲】 主面を有する第１導電型式の半導体基板と、前記半導体
   基板の主面から第１の深さで形成される第２導電型式の
   第１の半導体層と、 前記第１の半導体層内であって、前記第１の深さより浅
   い第２の深さに埋め込まれた導電体と、前記第１の半導
   体層内であって、前記導電体の側壁に接して形成される
   第１導電型式の第２の半導体層と、 前記第２の半導体層内に形成される第２導電型式の第３
   の半導体層と、 前記第１の半導体層に接続される第１の導通端子と、 前記導電体に接続される第２の導通端子と、前記第３の
   半導体層に接続される制御端子と、前記導電体の下面領
   域に形成される第１の絶縁膜と、 前記第１の導通端子が接続される箇所側であって、前記
   第２の半導体層の側壁に形成される第２の絶縁膜とを備
   えた、バイポーラトランジスタを有する半導体集積回路
   装置。