JPH04306018A - カウンタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、所定信号が入力された
場合にクロックを高速度でカウントするカウンタ回路に
関するものである。

【０００２】

【従来の技術】デジタル回路におけるデータ処理は、論
理回路によるデジタル演算又は論理演算によって行われ
る。このようなデータ処理は、デジタル回路中の電圧の
「高」、「低」を、「１」，「０」の２値に対応させて
ＡＮＤ　、ＯＲ、ＮＯＴ　等の論理演算により行われる
。このようなデジタル回路に使用するカウンタ回路には
、データが入力されるとカウント動作を開始して、デー
タ入力後のクロックをカウントするものがある。図３は
この種の従来のカウンタ回路であって、８ビットカウン
タ１８を用いて構成されている。８ビットカウンタ１８
は、データ２が入力されるデータ入力端子ＬＤと、クロ
ック１が入力されるクロック入力端子ＣＬＫ　と、デー
タ出力端子Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７
とキャリー出力端子Ｑ８と、初期値入力端子ＬＶとを備
えている。そしてデータ出力端子Ｑ１，Ｑ２，Ｑ３，Ｑ
４，Ｑ５，Ｑ６，Ｑ７から８ビットのカウントデータ８
Ａ，８Ｂ，８Ｃ，８Ｄ，８Ｅ，８Ｆ，８Ｇ，８Ｈ　が出
力され、キャリー出力端子Ｑ８からキャリー信号８Ｉが
出力されるようになっている。

【０００３】図４は図３に示したカウンタ回路の内部の
構成を示すブロック図である。カウンタ回路は８個の１
ビットカウンタ１９Ａ，１９Ｂ，１９Ｃ，１９Ｄ，１９
Ｅ，１９Ｆ，１９Ｇ，１９Ｈ　からなっている。１ビッ
トカウンタ１９Ａ，１９Ｂ　…１９Ｈ　の夫々には、ク
ロック入力端子ＣＬＫと、データ入力端子ＬＤと、初期
値入力端子ＬＶと、キャリー出力端子Ｃとを備えている
。また１ビットカウンタ１９Ａ，１９Ｂ　…１９Ｈ　の
夫々には、データ出力端子Ｑ０，Ｑ１　…Ｑ７を各別に
備えている。１段目の１ビットカウンタ１９Ａ　のクロ
ック入力端子ＣＬＫにはクロック１が入力され、そのキ
ャリー出力端子Ｃのキャリー信号は２段目の１ビットカ
ウンタ１９Ｂ　のクロック入力端子ＣＬＫ　に入力され
る。２段目の１ビットカウンタ１９Ｂ　のキャリー出力
端子Ｃのキャリー信号は、３段目の１ビットカウンタ１
９Ｃ　のクロック入力端子ＣＬＫ　に入力され、そのキ
ャリー出力端子Ｃのキャリー信号は４段目の１ビットカ
ウンタ１９Ｄのクロック入力端子ＣＬＫ　に入力される
。４段目の１ビットカウンタ１９Ｄ　のキャリー出力端
子Ｃのキャリー信号は、５段目の１ビットカウンタ１９
Ｅ　のクロック入力端子ＣＬＫ　に入力され、そのキャ
リー出力端子Ｃのキャリー信号は６段目の１ビットカウ
ンタ１９Ｆ　のクロック入力端子ＣＬＫ　に入力される
。６段目の１ビットカウンタ１９Ｆ　のキャリー出力端
子Ｃのキャリー信号は７段目の１ビットカウンタ１９Ｇ
　のクロック入力端子ＣＬＫ　に入力され、そのキャリ
ー出力端子Ｃのキャリー信号は、８段目の１ビットカウ
ンタ１９Ｈ　のクロック入力端子ＣＬＫ　に入力される
。８段目の１ビットカウンタ１９Ｈ　のキャリー出力端
子からキャリー信号ＢＩが出力される。１ビットカウン
タ１９Ａ，１９Ｂ　…１９Ｈ　夫々のデータ入力端子Ｌ
Ｄにはデータ２が共通に入力され、夫々の初期値入力端
子ＬＶには接地電位が共通に与えられる。また１ビット
カウンタ１９Ａ，１９Ｂ　…１９Ｈ　の各データ出力端
子Ｑ０，Ｑ１　…Ｑ７から、カウントデータ８Ａ，８Ｂ
　…８Ｈが出力される。

【０００４】次にこのカウンタ回路の動作を説明する。 いま、１ビットカウンタ１９Ａ，１９Ｂ　…１９Ｈ　の
出力データ８Ａ，８Ｂ　…８Ｈを初期化した後に、１段
目の１ビットカウンタ１９Ａのクロック入力端子ＣＬＫ
　にクロック１を入力すると、その１クロック目でその
キャリー出力端子Ｃが「０」になり、２クロック目で「
１」になる。そして１段目の１ビットカウンタ１９Ａ　
から２段目の１ビットカウンタ１９Ｂ　のクロック入力
端子ＣＬＫ　にキャリー信号が入力されると、最初のキ
ャリー信号で１ビットカウンタ１９Ｂ　のキャリー出力
端子Ｃが「０」になり、次のキャリー信号で「１」にな
る。つまり、１段目の１ビットカウンタ１９Ａ　は、そ
れに入力されるクロックの２クロック毎に、キャリー端
子Ｃが「１」になり、２段目の１ビットカウンタ１９Ｂ
　は、クロック１の４クロック毎にそのキャリー端子Ｃ
が「１」になる。そのようにして２段目の１ビットカウ
ンタ１９Ｂのキャリー信号が３段目の１ビットカウンタ
１９Ｃに、そのキャリー信号が４段目の１ビットカウン
タ１９Ｄ　に入力され、同様にして１ビットカウンタ１
９Ｅ，１９Ｆ，１９Ｇ，１９Ｈ　に入力される。

【０００５】それにより３段目の１ビットカウンタ１９
Ｃ　のキャリー出力端子Ｃは、クロック１の８クロック
単位に、４段目の１ビットカウンタ１９Ｄのキャリー出
力端子Ｃはクロック１の１６クロック単位に、５段目の
１ビットカウンタ１９Ｅ　のキャリー出力端子Ｃはクロ
ック１の３２クロック単位に、６段目の１ビットカウン
タ１９Ｆ　のキャリー出力端子Ｃはクロック１の６４ク
ロック単位に、７段目の１ビットカウンタ１９Ｇ　のキ
ャリー出力端子Ｃはクロック１の１２８　クロック単位
に、８段目の１ビットカウンタ１９Ｈ　のキャリー出力
端子Ｃはクロック１の２５６　クロック単位に「１」に
なる。このようにしてクロック１に応じて各１ビットカ
ウンタ１９Ａ，１９Ｂ　…１９Ｈ　がカウント動作を行
い、１ビットカウンタ１９Ａ，１９Ｂ　…１９Ｈ　の各
データ出力端子Ｑ０，Ｑ１　…Ｑ７から夫々のカウント
データ８Ａ，８Ｂ　…８Ｈを出力する。またデータ入力
端子ＬＤにデータ２が入力されると、各１ビットカウン
タ１９Ａ，１９Ｂ　…１９Ｈ　のカウントデータは初期
値になる。それにより、データ２が入力された時点から
のクロック１のカウントデータ８Ａ，８Ｂ　…８Ｈを出
力するようにしている。

【０００６】

【発明が解決しようとする課題】ところで、従来のカウ
ンタ回路は、カウントデータのビット数と同数の１ビッ
トカウンタを直列接続して構成されている。そのため、
カウントデータのビット数が多いカウンタ回路を構成す
る場合には直列接続される１ビットカウンタの個数が必
然的に増加することになる。しかるに、直列接続されて
いる１ビットカウンタ相互間ではキャリー信号の伝搬が
あって、所定の伝搬時間を必要とするから、直列接続し
た１ビットカウンタの数が多くなる程、カウント動作の
高速化が妨げられるという問題がある。本発明は斯かる
問題に鑑み、ビット数が多いカウントデータを得る場合
でも、カウント動作が高速で行い得るカウンタ回路を提
供することを目的とする。

【０００７】

【課題を解決するための手段】本発明に係るカウンタ回
路は、所定信号をシフトデータとし、カウントするクロ
ックをシフトクロックとしており、フィードバック接続
された複数段のシフトレジスタと、前記所定信号をリセ
ット信号とし、シフトレジスタの所定段のデータをカウ
ント対象としているカウンタと、特定段を除く各段のシ
フトレジスタのデータをエンコードするエンコーダとを
備えて構成する。

【０００８】

【作用】所定信号が入力されるとシフトレジスタ及びカ
ウンタをリセットし、特定段のシフトレジスタにのみデ
ータが得られてシフトレジスタが初期状態になる。クロ
ックに応じてデータがシフトされ、特定段を除く各段の
シフトレジスタのデータがエンコーダに入力され、エン
コーダからクロックのカウントデータを出力する。デー
タが所定段のシフトレジスタにシフトされるとカウンタ
がインクリメントして、カウンタからクロックのカウン
トデータを出力する。エンコーダの出力値は、クロック
の計数値の下位ビットとなり、カウンタのカウント値は
クロックの計数値の上位ビットとなる。これによりシフ
トレジスタのトデータをシフトする場合は、キャリー信
号の伝搬時間を必要としないからシフトレジスタとエン
コーダとによりカウントデータを得るようにすると、カ
ウント動作の時間が短くなる。

【０００９】

【実施例】以下本発明をその実施例を示す図面により詳
述する。図１は本発明に係るカウンタ回路の構成を示す
ブロック図である。カウンタ回路は５ビットカウンタ４
と、８段のシフトレジスタＳＲと、エンコーダ２０とを
備えている。５ビットカウンタ４のクロック入力端子Ｃ
ＬＫ　にはクロック１が入力され、そのリセット端子Ｒ
ＳＴ　にはデータ２が入力される。データ出力端子Ｑ０
，Ｑ１，Ｑ２，Ｑ３，Ｑ４から５ビットのカウントデー
タ８Ｄ，８Ｅ，８Ｆ，８Ｇ，８Ｈが出力され、またキャ
リー出力端子Ｑ５からキャリー信号８Ｉが出力される。 シフトレジスタ１０の１段目から８段目までの各シフト
レジスタ３Ａ，３Ｂ，３Ｃ，３Ｄ，３Ｅ，３Ｆ，３Ｇ，
３Ｈ　には、クロック１及びデータ２が入力される。８
段目のシフトレジスタ３Ｈのデータは１段目のシフトレ
ジスタ３Ａに入力され、また前記５ビットカウンタ４の
データ入力端子ＬＤに入力される。このように８段目の
シフトレジスタ８Ｈのデータを１段目のシフトレジスタ
３Ａに入力するようにシフトレジスタＳＲはフィードバ
ック接続されている。

【００１０】エンコーダ２０は夫々が４入力ＯＲ回路５
，６，７を備えており、４入力ＯＲ回路５には、５段目
から８段目のシフトレジスタ３Ｅ，３Ｆ，３Ｇ，３Ｈ　
の各データが入力される。４入力ＯＲ回路６には、３段
目、４段目、７段目、８段目のシフトレジスタ３Ｃ，３
Ｄ，３Ｇ，３Ｈ　の各データが入力される。４入力ＯＲ
回路７には２段目、４段目、６段目、８段目のシフトレ
ジスタ３Ｂ，３Ｄ，３Ｆ，３Ｈ　の各データが入力され
る。４入力ＯＲ回路７，６，５から３ビットのカウント
データ８Ａ，８Ｂ，８Ｃが出力される。

【００１１】図２はシフトレジスタＳＲの構成を示すブ
ロック図であり、図２（ａ）　は１段目のシフトレジス
タ３Ａを、図２（ｂ）　は２段目から８段目までの夫々
のシフトレジスタ３Ｂ，３Ｃ，３Ｄ，３Ｅ，３Ｆ，３Ｇ
，３Ｈのブロック図である。１段目のシフトレジスタ３
Ａは、１ビットシフトレジスタ１１とＯＲ回路１０とか
らなり、シフトレジスタ１１のクロック入力端子ＣＬＫ
　には、クロック１が入力され、出力端子Ｑからラッチ
データ１２が出力される。ＯＲ回路１０にはデータ２及
びシフトレジスタ３Ｈのラッチデータ９が入力され、Ｏ
Ｒ回路１０の出力はシフトレジスタ１１の入力端子Ｄに
入力される。このシフトレジスタ３Ａは、それにデータ
２が入力されると、シフトレジスタ１１の値を「１」に
セットするようになっている。

【００１２】１段目のシフトレジスタ３Ａ以外のシフト
レジスタ３Ｂ，３Ｃ　…３Ｈは、１ビットシフトレジス
タ１６と、インバータ１４とＡＮＤ　回路１５とからな
り、１ビットシフトレジスタ１６のクロック入力端子Ｃ
ＬＫ　には、クロック１が入力され、出力端子Ｑからラ
ッチデータ１７が出力される。 インバータ１４にはデータ２が入力され、その出力はＡ
ＮＤ　回路１５の一入力端子へ入力される。ＡＮＤ　回
路１５の他入力端子には、前段のシフトレジスタのラッ
チデータ１３が入力され、ＡＮＤ　回路１５の出力は１
ビットシフトレジスタ１６の入力端子Ｄに入力される。 このシフトレジスタ１６は、それにデータ２が入力され
ると、シフトレジスタ１６の値を「０」にセットするよ
うになっている。

【００１３】次にこのように構成したカウンタ回路の動
作を説明する。いま、データ２　がシフトレジスタＳＲ
及び５ビットカウンタ４に入力されると、シフトレジス
タＳＲ及び５ビットカウンタ４がリセットされてカウン
ト動作を開始する。このとき１段目のシフトレジスタ３
Ａの値はデータ２により「１」にセットされ、他のシフ
トレジスタ３Ｂ，３Ｃ　…３Ｈの値は全て「０」にリセ
ットされたままになる。そして、シフトレジスタ３Ａ，
３Ｂ　…３Ｈのうちでシフトレジスタのデータが「１」
になるのは、ただ１つとなりシフトレジスタＳＲが初期
化される。そして初期化後にクロックが入力される都度
、シフトレジスタ３Ａのデータ「１」が、２段目、３段
目…８段目のシフトレジスタ３Ｂ，３Ｃ　…３Ｈへと順
次シフトしていく。シフトレジスタ３Ｂのデータが「１
」になると、ＯＲ回路７の出力たるカウントデータ８Ａ
が「１」に、またシフトレジスタ３Ｃのデータが「１」
になると、ＯＲ回路６の出力たるカウントデータ８Ｂが
「１」になる。

【００１４】更にシフトレジスタ３Ｄのデータが「１」
になると、ＯＲ回路７，６の出力たるカウントデータ８
Ａ及び８Ｂがともに「１」になる。このようにして入力
されたクロック数に応じてカウントデータ８Ａ，８Ｂ，
８Ｃが変化し、入力されたクロックのカウントデータが
シフトレジスタＳＲとエンコーダ２０とによって得られ
る。そして８クロック目のクロックがシフトレジスタＳ
Ｒ及び５ビットカウンタ４に入力されると、シフトレジ
スタ３Ｇのデータがシフトレジスタ３Ｈにシフトされて
、そのデータが「１」になり、それが５ビットカウンタ
４のデータ入力端子ＬＤに入力されて５ビットカウンタ
４がインクリメントし、データ出力端子Ｑ０から出力す
るカウントデータ８Ｄが「１」になる。

【００１５】また９クロック目で８段目のシフトレジス
タ３Ｈのデータが１段目のシフトレジスタ３Ａにシフト
され、シフトレジスタ３Ａのデータは再び「１」になり
、その後は前述したと同様にシフトレジスタ３Ａの「１
」のデータがクロックに応じて順次３Ｈ側へシフトされ
ていく。 このようにしてシフトレジスタＳＲのデータは８クロッ
クで一巡回し、８クロック目ごとに５ビットカウンタ４
がインクリメントして、５ビットカウンタ４のカウント
データ８Ｄ，８Ｅ，８Ｆ，８Ｇ，８Ｈが変化する。そし
てエンコーダ２０の出力値が、クロックの計数値の下位
ビットになり、５ビットカウンタ４のカウント値が、ク
ロックの計数値の上位ビットになる。

【００１６】このようにして、シフトレジスタＳＲとエ
ンコーダ２０とによりクロック計数値の３ビットからな
る下位ビットのカウントデータが得られ、また５ビット
カウンタ４によりクロック計数値の５ビットからなる上
位ビットのカウントデータが得られて、それらにより８
ビットのカウントデータが得られるカウンタ回路を実現
できる。このようにカウンタによりクロックのカウント
データを得るようにし、シフトレジスタとエンコーダと
によっても、クロックのカウントデータを得るようにす
ると、シフトレジスタはカウンタのようなキャリー信号
の伝搬がないから、シフトレジスタとエンコーダとによ
りクロックを高速でカウントできる。また、出力するカ
ウントデータのビット数が同じであれば、エンコーダか
ら出力されるカウントデータのビット数だけビット数が
少ないカウンタを用いることができるから、カウンタに
よってもクロックを高速でカウントできる。それにより
、データ入力後のクロックのカウント動作を高速化でき
る。そして、出力するカウントデータのビット数が多い
程、カウント動作を高速化できる効果は著しい。

【００１７】なお、本実施例ではエンコーダから３ビッ
トのカウントデータを得るようにしたが、それは例示で
あり、適宜のビット数で出力するカウンタと、適宜の段
数のシフトレジスタとを用い得るのは勿論であり、本実
施例に限定されるものではない。

【００１８】

【発明の効果】以上詳述したように本発明のカウンタ回
路は、所定信号をシフトデータとし、クロックをシフト
クロックとしていて、フィードバック接続された複数段
のシフトレジスタと、所定信号をリセット信号としてシ
フトレジスタの所定段のデータをカウント対象としてい
るカウンタと、特定段を除く各段のシフトレジスタのデ
ータをエンコードするエンコーダとを備えたので、シフ
トレジスタ及びエンコーダによりカウント動作をする場
合は、カウンタの如きキャリー信号の伝搬による時間を
要せずカウント動作の時間が短くなる。またカウンタに
は、クロック計数値のビット数より少ないビット数のカ
ウンタを用い得るから、カウンタによるカウント動作の
時間が短くなる。したがってビット数が多いカウントデ
ータを得る場合でも、クロックを高速度にカウントでき
るカウンタ回路を提供できる優れた効果を奏する。

【図面の簡単な説明】

【図１】本発明に係るカウンタ回路の構成を示すブロッ
ク図である。

【図２】シフトレジスタの内部の構成を示すブロック図
である。

【図３】従来のカウンタ回路の構成を示すブロック図で
ある。

【図４】図３におけるカウンタ回路の内部の構成を示す
ブロック図である。

【符号の説明】

４　　　　　　　　　　５ビットカウンタ５，６，７　
　４入力ＯＲ回路 ＳＲ　　　　　　　　　　シフトレジスタ１１，１６　
　　　　　　１ビットシフトレジスタ２０　　　　　　
　　　　エンコーダ

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　所定信号が入力された場合に、クロッ
   クを計数するカウンタ回路において、前記所定信号をシ
   フトデータとし、前記クロックをシフトクロックとして
   おり、フィードバック接続された複数段のシフトレジス
   タと、前記所定信号をリセット信号とし、シフトレジス
   タの所定段のデータをカウント対象としているカウンタ
   と、特定段を除く各段のシフトレジスタのデータをエン
   コードするエンコーダとを備え、エンコーダの出力値を
   計数値の下位ビットとし、カウンタのデータを計数値の
   上位ビットとしていることを特徴とするカウンタ回路。