JPH0247172B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、機器や電力系統に故障が起こつた
場合に、これを検出して動作し遮断器を遮断させ
て、故障部分を系統から切離す保護継電器に係
り、特に重要機器である母線を保護する母線保護
用の比率差動継電器に関するものである。

従来この種の装置として、第１図に示すような
有効分比率差動継電器と称されるものがあつた。
第１図において、１は差動入力端子（入力量をI_D
とする）、２は抑制入力端子（入力量をI_Rとす
る）、３は零相電圧入力端子（入力量をV_Oとす
る）である。４，５はそれぞれ差動入力および抑
制入力中に含まれる高調波分を除去するフイルタ
ー回路、６は差動入力の正の半波を整流する正半
波整流回路、７は差動入力の負の半波を整流する
負半波整流回路、８は抑制入力に対する全波整流
回路である。９は地絡故障時に発生する零相電圧
を基に矩形波を形成する矩形波変換回路、１０は
動作時延および復帰時延を行なうタイマー回路、
１１は上記した矩形波の立ち上がりでパルスを発
生するパルス化回路、１２も同様に上記した矩形
波の立ち下がりでパルスを発生するパルス化回
路、１３，１４，１５はそれぞれサンプルホール
ド回路であり、１３，１４はそれぞれパルス化回
路１１，１２からの各々のパルスによりサンプリ
ングが行なわれ、１５はパルス化回路１１，１２
からの両方のパルスによりサンプリングが行なわ
れる。１６はサンプルホールド回路１３および１
５の出力を加算する加算回路、１７はサンプルホ
ールド回路１４および１５の出力を加算する加算
回路、１８，１９はそれぞれ加算回路１６，１７
の出力レベルを検出するレベル検出回路、２０は
レベル検出回路１８，１９からの出力の論理積を
とる論理積回路、２１は出力端子である。

また、第２図〜第５図は第１図にその構成を示
した如くの比率差動継電器を説明するための図で
あり、第２図は母線の内部故障における状態を説
明するための図、第３図は第２図に示した内部故
障状態における第１図および第２図に示した各部
の波形図、第４図は外部故障における状態を説明
するための図、第５図は第４図に示した外部故障
状態における各部の波形図である。なお、図中の
同一符号は、同一または相当部分を示している。

第２図において、２２は母線、２３，２４は変
流器、２５，２６は線路、２７は系統全体の浮遊
容量を等価的に集中定数化して示したもの、２８
は電源端等における中性点接地抵抗（以後NGR
と略記する）、２９は上記の浮遊容量２７による
地絡電流（図中のI_Cで示す）を補償するためのリ
アクタであり、このリアクタを流れるリアクタ電
流を図中のI_Lで示す。なお、図中のI_F1は地絡電
流、I_NGRはNGR電流、I₁，I₂はそれぞれ変流器２
３，２４を図示の矢印方向に流れる電流である。

次に動作について説明する。まず第２図におい
て、高抵抗接地系、特にケーブル線路等を有する
系統では、地絡故障時における浮遊容量２７によ
る地絡電流I_Cは無視できないものである。このた
め、リアクトル２９を設置し、地絡電流の低減を
計つている。また第２図に示した地絡電流I_F1は、
I_F1＝I_NGR＋I_C＋I_Lであるが、リアクトル２９が地
絡電流I_Cを完全に補償するものであればI_C＋I_L＝
０となり、I_F1＝I_NGRとなる。

ところが、母線保護継電器では各端子電流I₁，
I₂をとりこんでいるため、差動電流I_Dは I_D＝I₁＋I₂＝I_NGR＋I_C＋I_L＝I_NGR となるが、抑制電流I_Rは I_R＝〔I_NGR＋I_C，I_L〕_nax となり、抑制電流I_Rのほうが差動電流I_Dよりも大
きくなる。すなわち、継電器にとつては、一端子
流入（差動電流I_D＝抑制電流I_R）の場合よりも動
作しにくい状態となつている。この対策として、
従来の継電器においては、第３図に示すように零
相電圧入力V_Oの波形のピーク値(イ)，(イ)′をサンプ
リングして比率差動をとる方式を採用していた。
上記の零相電圧入力V_Oの波形のピークのときに
ピークとなる電流はいわゆる有効分電流であるの
で、上記の継電器を有効分比率差動継電器と称し
ていた。

第１図に示した差動入力端子１に入力された差
動入力I_Dは、フイルター回路４により高調波分が
除去された後、正半波整流回路６、負半波整流回
路７を通すことにより、第３図のI_Dに示すように
実線および一点鎖線（破線で示す負半波整流波形
を反転させたもの）の如くになる。そして、上記
の正半波整流回路６および負半波整流回路７を経
た差動入力I_Dは、それぞれサンプルホールド回路
１３，１４へ供給される。また、抑制入力端子２
に入力された抑制入力I_Rは、フイルター回路５に
より高調波分が除去された後、全波整流回路８を
通すことにより、第３図のI_Rに示す実線の如くに
なる。そして、上記の全波整流回路８を経た抑制
入力I_Rは、サンプルホールド回路１５へ供給され
る。更に、零相電圧入力端子３に入力される零相
電圧V_Oは、矩形波変換回路９およびタイマー回
路１０を経て、パルス化回路１１，１２へ供給さ
れ、該パルス化回路１１は矩形波の立ち上がりで
パルスを発生し、パルス化回路１２は同じく矩形
波の立ち下がりでパルスを発生する。上記のタイ
マー回路１０は、パルス化回路１１，１２におい
て、入力の零相電圧波形V_Oのピーク時にパルス
を発生するように動定時延ならびに復帰時延が設
定されている。またタイマー回路１０は、差動入
力側に介在されたフイルター回路４による差動入
力量I_Dの、および抑制入力側に介在されたフイル
ター回路５による抑制入力量I_Rの時間遅れ（位相
ずれ）を補正する役目も担なつている。パルス化
回路１１からのパルスはサンプルホールド回路１
３へ、パルス化回路１２からのパルスはサンプル
ホールド回路１４へそれぞれ各別に供給されると
ともに、パルス化回路１１，１２からの両方のパ
ルスがサンプルホールド回路１５へ供給される。
上記のパルス化回路１１からのパルスにより、第
３図のI_Dに示すように差動入力I_Dの正波ポイント
ニと、第３図のI_Rに示すように抑制入力I_Rのポイ
ントホが加算回路１６に印加され両者の比較が行
なわれる。また同様にして、パルス化回路１２か
らのパルスにより、第３図のI_Dに示すように差動
入力I_Dの負波ポイントニ″と、第３図のI_Rに示す
ように抑制入力I_Rのポイントホ′が加算回路１７
に印加され両者の比較が行なわれる。そして、上
記加算回路１６，１７からの出力がある一定値以
上であれば、レベル検出回路１８，１９に出力が
発生し、論理積回路２０は出力端子２１に出力を
発生する。

次に第４図に示す外部故障の場合について説明
する。特に第５図のI₁′に示すように変流器２３
が飽和状態となつた時には、本来ないはずの差動
量（I_D）が現われてくる。この現象は、特に故障
電流に直流分が重畳されている場合に発生しやす
く、保護継電器にとつては大敵であつた。この対
策として、従来の継電器においては、第１図に示
したように、差動入力I_Dを正半波整流回路６およ
び負半波整流回路７によつて正波・負波を別々に
検出し、最終的には論理積回路２０により論理積
をとつていた。すなわち、第５図に示したよう
に、変流器が飽和状態の場合には、差動入力I_Dは
正，負のどちらか一方にしか振れず、従つて正半
波整流回路６側に設けられたレベル検出回路１８
が誤出力を発生しても、負半波整流回路７側に設
けられたレベル検出回路１９は正常であるため、
誤動作を防止することができた。

しかしながら、従来の継電器は以上のように構
成されているので、正半波整流回路６側および負
半波整流回路７側のパルス化タイミング調整、加
算回路１６，１７の調整、レベル検出回路１８，
１９の調整をそれぞれ別個に行なわなければなら
ず、調整が煩雑であるとともに精度を向上するこ
とも困難であるなどの欠点があつた。

この発明は上記のような従来のものの欠点を除
去するためになされたもので、従来での配置構成
におけるサンプルホールド回路と加算回路の配置
順序をかえることによりレベル検出回路を一回路
にするとともに、論理積回路において正波・負波
の論理積をとるかわりに、動作タイマー回路によ
り２波検出する構成となし、調整の容易なかつ高
精度そして安価な比率差動継電器を提供すること
を目的としている。

以下、この発明の一実施例を第６図に示し説明
する。なお説明の都合上、この発明の一実施例に
おいても従来で説明したと同じく有効分比率差動
継電器を例にとつて説明することとし、また第１
図と同一部分には同一符号を付してその詳細な説
明の重複は省略する。第６図において、３０は差
動入力を全波整流する全波整流回路、３１は前述
した矩形波の立ち上がり、立ち下がりでパルスを
発生するパルス化回路、３２は差動入力側に介在
された全波整流回路３０の出力と抑制入力側に介
在された全波整流回路８の出力とを加算する加算
回路、３３はパルス化回路３１からのパルスによ
り加算回路３２の出力値をサンプリングホールド
するサンプルホールド回路、３４はサンプルホー
ルド回路３３の出力レベルを出力するレベル検出
回路、３５はレベル検出回路３４の出力が半サイ
クル以上にわたり継続されているか否かを検出す
る動作タイマー回路である。なお、第６図中に示
されたａ〜ｆは各部の出力波形を示しており、こ
れは第７図に示す波形図のａ〜ｆに対応してい
る。また、第７図のｄに示されたV_Lはレベル検
出回路３４の検出レベルを示し、ｆに示されたｔ
は動作タイマー回路３５における動作時間を示し
ている。

次にこの発明による比率差動継電器の動作につ
いて説明する。第６図において、差動入力端子１
に入力された差動入力I_Dは、フイルター回路４を
経て全波整流回路３０へ供給され、ここで全波整
流されて第７図ａに示す波形となる。また、抑制
入力端子２に入力された抑制入力I_Rは、フイルタ
ー回路５および全波整流回路８を経て、第７図ｂ
に示す波形となる。なお、この第７図ｂに示した
波形は、前述の第３図に示したI_Rと同一のもので
ある。上記の全波整流回路３０の出力（第７図ａ
参照）と、全波整流回路８の出力（第７図ｂ参
照）は加算回路３２によつて各々加算され、その
出力からは第７図ｃに示すように正・負に振れる
加算出力波形が得られる。上記の加算回路３２に
おいては、差動出力に対して抑制出力は負とし、
さらに1/2倍されて加算される。そして、この倍
数により比率が定まり、倍数が1/2倍である場合
は、比率としては50％、すなわちI_D／I_R＝0.5より
I_Dが大きくなると継電器が動作する。

次に零相電圧入力端子３に入力された零相電圧
V_Oは、矩形波変換回路９およびタイマー回路１
０を経て、パルス化回路３１に供給される。そし
て、上記のパルス化回路３１により、零相電圧
V_Oのピークでパルスが発生される（第７図中の
矢印参照）。加算回路３２の出力（第７図ｃ参照）
は、サンプルホールド回路３３において、上記の
パルス化回路３１からのパルスによりサンプリン
グされ、その出力からは第７図ｄに示す波形が得
られる。上記のサンプルホールド回路３３の出力
（第７図ｄ参照）は、レベル検出回路３４におい
て検出レベルV_Lでレベル検出され、その出力か
らは第７図ｅに示す波形が得られる。上記のレベ
ル検出回路３４の出力（第７図ｅ参照）は、動作
タイマー回路３５により第７図ｆに示すように時
間ｔだけ遅れて出力される。

上記したように、第７図ｃに示した加算回路３
２の出力の値は、従来例で説明したものと同じで
あり、同一の特性を得ることができる。また、上
記の動作タイマー回路３５は、その動作時間ｔを
半サイクル以上とすることにより、第５図に示し
たような差動入力（第５図に示した差動入力I_Dは
１サイクル毎に片側方向にのみ振れている）のと
きにも誤出力を出すことを防止できる。

また、上記の実施例においては有効分比率差動
継電器の場合について説明したが、零相電圧V_O
のピーク以外の位相でパルスを発生する方式の比
率差動継電器であつても、上記の実施例と同様の
効果を奏するものであり、さらに上記の実施例で
は地絡保護用として電圧入力を零相電圧として説
明したが、電圧入力の種類を限定するものではな
い。

また、上記実施例の第６図における動作タイマ
ー回路３５を、その出力を１サイクル以上引き延
ばすことのできる復帰タイマー回路におきかえて
実施した場合は、前述した変流器の飽和における
誤動作防止機能は失われるものの、該変流器の飽
和のない系統においては充分に使用可能であり、
上記の実施例と同様の効果を奏する。

以上のように、この発明によれば差動入力と抑
制入力をそれぞれ全波整流したものを加算する加
算回路のあとに、該加算回路の出力をパルス化回
路からのパルスによりサプルリングホールドする
サンプルホールド回路を配置するように構成した
ので、装置が安価にできるとともに、調整の容易
なかつ信頼度の高い継電器が得られる効果があ
る。

【図面の簡単な説明】

第１図は従来の比率差動継電器の回路構成図、
第２図は母線の内部故障の状態を示す説明図、第
３図は第２図の状態における第１図に示す各部の
波形図、第４図は外部故障の状態を示す説明図、
第５図は直流分が重畳した場合における故障電流
の波形図、第６図はこの発明の一実施例による比
率差動継電器の回路構成図、第７図はこの発明の
一実施例を説明するための第６図に示した各部の
波形図である。 １…差動入力端子、２…抑制入力端子、３…零
相電圧入力端子、８，３０…全波整流回路、３１
…パルス化回路、３２…加算回路、３３…サンプ
ルホールド回路、３４…レベル検出回路、３５…
動作タイマー回路。なお、図中、同一符号は同一
または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 １ 系統電圧入力端子，差動入力端子，抑制入力
   端子とを有し、電圧が一定位相のときの差動入力
   量および抑制入力量を比較する比率差動継電器に
   おいて、前記差動入力量および前記抑制入力量を
   それぞれ全波整流した出力を加算する加算回路
   と、前記加算回路の出力を前記系統電圧入力端子
   に入力される電圧が一定位相のときパルスを発生
   するパルス化回路からの出力パルスによりサンプ
   リングホールドするサンプルホールド回路と、前
   記サンプルホールド回路の出力レベルが所定値以
   上か否かを検出するレベル検出回路と、前記レベ
   ル検出回路の出力が半サイクル以上継続している
   か否かを検出する動作タイマー回路とを備えたこ
   とを特徴とする比率差動継電器。 ２ 前記動作タイマー回路は、前記レベル検出回
   路が出力を発した時点から１サイクル以上の一定
   時間だけ該出力を引き延ばすことのできる復帰タ
   イマー回路であることを特徴とする特許請求の範
   囲第１項に記載の比率差動継電器。