JPH0247575A - 半導体デバイスの動作モード選択回路 - Google Patents
半導体デバイスの動作モード選択回路Info
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- JPH0247575A JPH0247575A JP1139415A JP13941589A JPH0247575A JP H0247575 A JPH0247575 A JP H0247575A JP 1139415 A JP1139415 A JP 1139415A JP 13941589 A JP13941589 A JP 13941589A JP H0247575 A JPH0247575 A JP H0247575A
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- Japan
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- code recognition
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- individual
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/28—Error detection; Error correction; Monitoring by checking the correct order of processing
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/02—Comparing digital values
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- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は複数の動作モードを持つ半導体デバイスにおけ
るチップのテストモードを含む特定モードを選択するこ
とができるようにしたプログラマブル順次コード認識回
路に関するものである。
るチップのテストモードを含む特定モードを選択するこ
とができるようにしたプログラマブル順次コード認識回
路に関するものである。
半導体メモリが次第に高集積化、高信頼性を追求される
趨勢により、半導体チップは、通常のリード／ライトモ
ード以外に多様のテストモードやチップ内部の各種の電
気的な特性を測定するための回路を内蔵するようになっ
ている。
趨勢により、半導体チップは、通常のリード／ライトモ
ード以外に多様のテストモードやチップ内部の各種の電
気的な特性を測定するための回路を内蔵するようになっ
ている。
このような特別モードの回路は、通常のリード／ライト
モードにおいては動作せずチップ内部に何等の影響も及
ばないように形成されている。
モードにおいては動作せずチップ内部に何等の影響も及
ばないように形成されている。
そして、通常、この特別モードの回路は、外部から印加
される電圧が特定電圧以上であるとき信号をチップ内部
に連結してやるバッファの役割を負ったり、あるいは通
常のリード／ライトモードの回路の動作を中止させて特
別モードの回路を動作させる信号を発生する所定の感知
回路を具備したりする。
される電圧が特定電圧以上であるとき信号をチップ内部
に連結してやるバッファの役割を負ったり、あるいは通
常のリード／ライトモードの回路の動作を中止させて特
別モードの回路を動作させる信号を発生する所定の感知
回路を具備したりする。
従来の半導体デバイスにおいては、通常のり−ド／ライ
トモード以外にチップの特性を評価するためのテストモ
ード及びその他の特定モードがある場合、これらのモー
ドを選択するについて専用パッドを利用する方法、ある
いはアドレス制御パッドに高電圧感知回路を附加したり
する方法等がとられていた。
トモード以外にチップの特性を評価するためのテストモ
ード及びその他の特定モードがある場合、これらのモー
ドを選択するについて専用パッドを利用する方法、ある
いはアドレス制御パッドに高電圧感知回路を附加したり
する方法等がとられていた。
上記の専用パッドを利用して特定モードを選択する方法
は、通常のリード／ライトモードで使用されるパッドの
他に別のパッドを付加し、この別のパッドを特別モード
選択用の入力源としている。
は、通常のリード／ライトモードで使用されるパッドの
他に別のパッドを付加し、この別のパッドを特別モード
選択用の入力源としている。
また、高電圧感知回路を利用して特定モードを選択する
方法では、高電圧感知回路が連結されているアドレス／
制御パッドに高電圧（１２〜１４Ｖ）が印加されると高
電圧感知回路が動作して特定モードが選択される。
方法では、高電圧感知回路が連結されているアドレス／
制御パッドに高電圧（１２〜１４Ｖ）が印加されると高
電圧感知回路が動作して特定モードが選択される。
しかし、専用パッドを利用する方法には、各特定モード
毎に専用パッドが必要であるのでチップの大きさが大き
くなって、パッケージの際しばしばこれらの専用パッド
がボンディングされずテスト不可能となってしまったり
、またはパッケージピンの数が増加するという問題点が
あった。また、アドレス／制御パッドに高電圧感知回路
を附加して利用する方法には別途の高電圧源を必要とす
るという問題点があった。
毎に専用パッドが必要であるのでチップの大きさが大き
くなって、パッケージの際しばしばこれらの専用パッド
がボンディングされずテスト不可能となってしまったり
、またはパッケージピンの数が増加するという問題点が
あった。また、アドレス／制御パッドに高電圧感知回路
を附加して利用する方法には別途の高電圧源を必要とす
るという問題点があった。
したがって、本発明の目的は個別入力コードを順次的に
認識することによって特定コードに相応するモードを選
択してパッケージ後のテストを可能とし、あるいは高電
圧源なしでも意図する動作モードを選択しうるプログラ
マブル順次コート認識回路を提供することにある。
認識することによって特定コードに相応するモードを選
択してパッケージ後のテストを可能とし、あるいは高電
圧源なしでも意図する動作モードを選択しうるプログラ
マブル順次コート認識回路を提供することにある。
本発明の他の目的は、個別コードをプログラム可能とす
ることにより個別チップ毎に異なった入力順次コードを
持つことができるプログラマブル順次コード認識回路を
提供することにある。
ることにより個別チップ毎に異なった入力順次コードを
持つことができるプログラマブル順次コード認識回路を
提供することにある。
上記のような目的を達成するために本発明は複数個の動
作モードを持つ半導体デバイスにおいて、入力信号の組
み合わせにより得られる個別コードを認識する個別コー
ド認識回路１０と前記個別コードの定められた順序を認
識する順序認識回路２０とで構成され、順次的に入力さ
れる入力信号の組合せにより特定モードを選択するよう
にしたプログラマブル順次コート認識回路を設けるよう
にしている。
作モードを持つ半導体デバイスにおいて、入力信号の組
み合わせにより得られる個別コードを認識する個別コー
ド認識回路１０と前記個別コードの定められた順序を認
識する順序認識回路２０とで構成され、順次的に入力さ
れる入力信号の組合せにより特定モードを選択するよう
にしたプログラマブル順次コート認識回路を設けるよう
にしている。
以下、本発明の実施例を添付図面を参照して詳細に説明
する。
する。
第１図のブロック図に示されるように、本発明によるプ
ログラマブル順次コード認識回路ＩＯは、入力信号ＩＰ
１〜ＩＰｎの組み合わせにより得られる個々の入力コー
ドすなわち個別コードを認識する個別コード認識回路Ｉ
Ｏと個別コードに与えられた順序を認識する順序認識回
路２０とで構成される。この個別コート認識回路ＩＯは
、図示しない入力バッファを通じて供給されるか、ある
いはプログラマブル素子の組合せにより発生させて供給
される人力信号ＩＰ１〜ＩＰｎないしその反転信号ＩＰ
１〜ＩＰｎを単純なロジック回路の組み合わせによりデ
コーディングして各個別コードに対応する出力を順次的
に発生するように構成されている。また、順序認識回路
２０は、個別コード認識回路ＩＯの出力を受けとって個
別コートに与えられている順序を認識するように構成さ
れている。
ログラマブル順次コード認識回路ＩＯは、入力信号ＩＰ
１〜ＩＰｎの組み合わせにより得られる個々の入力コー
ドすなわち個別コードを認識する個別コード認識回路Ｉ
Ｏと個別コードに与えられた順序を認識する順序認識回
路２０とで構成される。この個別コート認識回路ＩＯは
、図示しない入力バッファを通じて供給されるか、ある
いはプログラマブル素子の組合せにより発生させて供給
される人力信号ＩＰ１〜ＩＰｎないしその反転信号ＩＰ
１〜ＩＰｎを単純なロジック回路の組み合わせによりデ
コーディングして各個別コードに対応する出力を順次的
に発生するように構成されている。また、順序認識回路
２０は、個別コード認識回路ＩＯの出力を受けとって個
別コートに与えられている順序を認識するように構成さ
れている。
第２図に示されるように、個別コード認識回路ＩＯの具
体回路図は、インバータＩ＋−Ｉｎと、ノアゲートＮＯ
１〜ＮＯｍと、それぞれ２個のインバータが直列接続さ
れてなるバッファＢＵＰ〜ＢＵＦｍとで構成されており
、各バッファの入力はそれぞれノアゲートＮＯ１〜ＮＯ
ｍに接続されている。また、この個別コード認識回路ｌ
Ｏは、入力信号ＩＰ１〜ＩＰｎの組合せで得られる個別
コードを認識することにより、論理“ハイ”状態のコー
ド認識信号Ｑ１〜Ｑｍを出力するようにプログラムされ
ている。ここで、Ｑ１〜Ｑｍは、ＩＰ１〜ＩＰｎの組み
合わせにより得られるのでｍは２°となる。
体回路図は、インバータＩ＋−Ｉｎと、ノアゲートＮＯ
１〜ＮＯｍと、それぞれ２個のインバータが直列接続さ
れてなるバッファＢＵＰ〜ＢＵＦｍとで構成されており
、各バッファの入力はそれぞれノアゲートＮＯ１〜ＮＯ
ｍに接続されている。また、この個別コード認識回路ｌ
Ｏは、入力信号ＩＰ１〜ＩＰｎの組合せで得られる個別
コードを認識することにより、論理“ハイ”状態のコー
ド認識信号Ｑ１〜Ｑｍを出力するようにプログラムされ
ている。ここで、Ｑ１〜Ｑｍは、ＩＰ１〜ＩＰｎの組み
合わせにより得られるのでｍは２°となる。
したがって、個別コード認識回路ｌＯは、図示しない入
力バッファを通じて入力されるかあるいは図示しないプ
ログラマブル素子の組合せによって発生される入力信号
ＩＰ１〜ＩＰｎを組み合わせることにより、プログラム
状態に応じてコード認識信号Ｑ１、Ｑ２、・・・Ｑｍを
順次的に出力する。
力バッファを通じて入力されるかあるいは図示しないプ
ログラマブル素子の組合せによって発生される入力信号
ＩＰ１〜ＩＰｎを組み合わせることにより、プログラム
状態に応じてコード認識信号Ｑ１、Ｑ２、・・・Ｑｍを
順次的に出力する。
即ち、入力信号ＩＰ＋〜ＩＰｎをプログラム状態により
順次的に人力するとノアゲートＮＯ２〜ＮＯｍ及びバッ
ファＢＵＦ、〜ＢＵＦｍが論理“ハイ”状態のコード認
識信号Ｑ１〜Ｑｍを順次的に出力する。
順次的に人力するとノアゲートＮＯ２〜ＮＯｍ及びバッ
ファＢＵＦ、〜ＢＵＦｍが論理“ハイ”状態のコード認
識信号Ｑ１〜Ｑｍを順次的に出力する。
尚この個別コード認識回路ｌＯは、プログラム状態によ
り他のロジック回路に変更することができる。
り他のロジック回路に変更することができる。
第３図に示されるのは順序認識回路２０を構成する単位
回路で、順序認識回路２０にはこのような回路がＰ個に
含まれている。
回路で、順序認識回路２０にはこのような回路がＰ個に
含まれている。
第３図を参照すると個別モード認識回路１０へ入力する
入力信号ＩＰ、−ＩＰｎの組合せで得られるコード認識
信号Ｑ１、Ｑ２、・・・Ｑｍの数と同一な個数のシフト
レジスタＳＲ，〜ＳＲｍ及びこれらのシフトレジスタＳ
Ｒ，〜ＳＲｍとの間に各々接続されたデコーディングロ
ジック（ｄｅｃｏｄｉｎｇｌｏｇｉｃ）回路ＤＬ＋〜Ｄ
Ｌｍ−１とで構成されている。また、第１番目のシフト
レジスタＳＲ，の前段には２個のインバータを直列接続
してなる人力バッファＩ ＢＵＦか接続され、一方で、
第ｍ番目のシフトレジスタＳＲｍの後段には前記人力バ
ッファＩ ＢＵＦと同一の出力バッファ０ＢＵＦが接続
されている。そして、出力バッファ０ＢｔＪＦの出力端
にはラッチＬＣ回路が接続されている。
入力信号ＩＰ、−ＩＰｎの組合せで得られるコード認識
信号Ｑ１、Ｑ２、・・・Ｑｍの数と同一な個数のシフト
レジスタＳＲ，〜ＳＲｍ及びこれらのシフトレジスタＳ
Ｒ，〜ＳＲｍとの間に各々接続されたデコーディングロ
ジック（ｄｅｃｏｄｉｎｇｌｏｇｉｃ）回路ＤＬ＋〜Ｄ
Ｌｍ−１とで構成されている。また、第１番目のシフト
レジスタＳＲ，の前段には２個のインバータを直列接続
してなる人力バッファＩ ＢＵＦか接続され、一方で、
第ｍ番目のシフトレジスタＳＲｍの後段には前記人力バ
ッファＩ ＢＵＦと同一の出力バッファ０ＢＵＦが接続
されている。そして、出力バッファ０ＢｔＪＦの出力端
にはラッチＬＣ回路が接続されている。
シフトレジスタＳＲ，〜ＳＲｍは、入力バッファＩ Ｂ
ＵＦの出力のみならず前段のデコーディングロジック回
路ＤＬ、〜Ｄ Ｌ ｍ−ｒの出力を受けとり、ラッチ信
号ＬＡＴＣＨ及びクロック信号φ、φに応じてシフトデ
ータＳＤ、〜ＳＤｍを出力する。また、デコーディング
ロジック回路ＤＬ、〜ＤＬｍ−１は、それぞれ、前段の
シフトレジスタのシフトデータを反転するシフトデータ
インバータＳＤＩと、個別コード認識回路１０のコード
認識信号Ｑ２〜Ｑｍを反転するコード認識信号インバー
タＣＲ８Ｉと、及びシフトデーターインバータＳＤＩと
コード認識信号インバータＣＲ３Ｉの出力をノアゲーテ
ィングするノアゲー１−Ｎ０ＲＧとで構成される。
ＵＦの出力のみならず前段のデコーディングロジック回
路ＤＬ、〜Ｄ Ｌ ｍ−ｒの出力を受けとり、ラッチ信
号ＬＡＴＣＨ及びクロック信号φ、φに応じてシフトデ
ータＳＤ、〜ＳＤｍを出力する。また、デコーディング
ロジック回路ＤＬ、〜ＤＬｍ−１は、それぞれ、前段の
シフトレジスタのシフトデータを反転するシフトデータ
インバータＳＤＩと、個別コード認識回路１０のコード
認識信号Ｑ２〜Ｑｍを反転するコード認識信号インバー
タＣＲ８Ｉと、及びシフトデーターインバータＳＤＩと
コード認識信号インバータＣＲ３Ｉの出力をノアゲーテ
ィングするノアゲー１−Ｎ０ＲＧとで構成される。
ラッチ回路ＬＣは上部及び下部の両ノアゲートにより構
成されている。そして上部ノアゲートの入力端子の一側
は出力バッファ０ＢＵＦの出力端子と、また下部ノアゲ
ートの入力端子の一側は反転ラッチ信号ＬＡＴＣＨと各
々接続され、さらに両ノアゲートの他側入力端子は、そ
れぞれの出力端と接続されている。
成されている。そして上部ノアゲートの入力端子の一側
は出力バッファ０ＢＵＦの出力端子と、また下部ノアゲ
ートの入力端子の一側は反転ラッチ信号ＬＡＴＣＨと各
々接続され、さらに両ノアゲートの他側入力端子は、そ
れぞれの出力端と接続されている。
第３図に示す順序認識回路２０の動作は以下の通りであ
る。
る。
個別モード認識回路ＩＯから順次的に出力するハイ“状
態のコード認識信号Ｑ１〜Ｑｍが入力バッファＩ ＢＵ
Ｆ及びデコーディングロジック回路ＤＬ、〜ＤＬｍ−ｔ
にそれぞれ入力する。さらに、外部クロック信号によっ
て発生される“ハイ”状態のラッチ信号ＬＡＴＣＨ及び
一対のクロック信号φ、φが共通に凡てのシフトレジス
タＳＲ，〜ＳＲｍに入力する一方で、ラッチ信号ＬＡＴ
ＣＨと反対論理である“ロウ”状態の反転ラッチ信号Ｌ
ＡＴＣＨがラッチ回路ＬＣに入力する。
態のコード認識信号Ｑ１〜Ｑｍが入力バッファＩ ＢＵ
Ｆ及びデコーディングロジック回路ＤＬ、〜ＤＬｍ−ｔ
にそれぞれ入力する。さらに、外部クロック信号によっ
て発生される“ハイ”状態のラッチ信号ＬＡＴＣＨ及び
一対のクロック信号φ、φが共通に凡てのシフトレジス
タＳＲ，〜ＳＲｍに入力する一方で、ラッチ信号ＬＡＴ
ＣＨと反対論理である“ロウ”状態の反転ラッチ信号Ｌ
ＡＴＣＨがラッチ回路ＬＣに入力する。
つまり、個別コード認識回路ＩＯから出力された“ハイ
”状態の第一番目のコード認識信号Ｑが入力バッファＩ
ＢＵＦを経て第１シフトレジスタＳＲ，に入力する。そ
して、第１シフトレジスタＳＲ，は、第一番目の“ハイ
”状態の信号を受は取ると、“ハイ”状態のラッチ信号
ＬＡＴＣＨと相互反転状態であるクロック信号φ、φに
応じて“ハイ”状態の第１シフトデータＳＤ、を出力を
する。この第１シフトデータＳＤ、及び個別コード認識
回路１０から出力される第２番目のコード認識信号Ｑ２
は、それぞれシフトデータインバータＳＤＩ乃至コード
認識信号インバータＣＲ３■を経て“ロウ”状態でノア
ゲートＮ０ＲＧに入力し、ノアゲートＮ０ＲＧは“ハイ
”状態の信号を出力する。それから、この“ハイ”状態
の信号を受は取った第２シフトレジスタＳＲ２は、第１
シフトレジスタＳＲ，と同様に作動して“ハイ”状態の
第２シフトレジスタＳＤ２を出力する。このように継続
される動作によって第１シフトレジスタＳＲｍからは、
′ハイ”状態の第ｍシフトデータＳＤｍを出力する。そ
して、この“ハイ”状態の第ｍシフトデータＳＤｍは、
出力バッファ０ＢＵＦを経て上部ノアゲートの一側入力
端子に“ハイ”状態で入力する。さらに、“ロウ”状態
の反転ラッチ信号ＬＡＴＣＨが下部ノアゲートの一側入
力端子に入力する。また、前段階でラッチ回路ＬＣが“
ロウ“状態の信号を出力しているのでノアゲートの他側
入力端子には“ロウ”状態の信号が入力する。
”状態の第一番目のコード認識信号Ｑが入力バッファＩ
ＢＵＦを経て第１シフトレジスタＳＲ，に入力する。そ
して、第１シフトレジスタＳＲ，は、第一番目の“ハイ
”状態の信号を受は取ると、“ハイ”状態のラッチ信号
ＬＡＴＣＨと相互反転状態であるクロック信号φ、φに
応じて“ハイ”状態の第１シフトデータＳＤ、を出力を
する。この第１シフトデータＳＤ、及び個別コード認識
回路１０から出力される第２番目のコード認識信号Ｑ２
は、それぞれシフトデータインバータＳＤＩ乃至コード
認識信号インバータＣＲ３■を経て“ロウ”状態でノア
ゲートＮ０ＲＧに入力し、ノアゲートＮ０ＲＧは“ハイ
”状態の信号を出力する。それから、この“ハイ”状態
の信号を受は取った第２シフトレジスタＳＲ２は、第１
シフトレジスタＳＲ，と同様に作動して“ハイ”状態の
第２シフトレジスタＳＤ２を出力する。このように継続
される動作によって第１シフトレジスタＳＲｍからは、
′ハイ”状態の第ｍシフトデータＳＤｍを出力する。そ
して、この“ハイ”状態の第ｍシフトデータＳＤｍは、
出力バッファ０ＢＵＦを経て上部ノアゲートの一側入力
端子に“ハイ”状態で入力する。さらに、“ロウ”状態
の反転ラッチ信号ＬＡＴＣＨが下部ノアゲートの一側入
力端子に入力する。また、前段階でラッチ回路ＬＣが“
ロウ“状態の信号を出力しているのでノアゲートの他側
入力端子には“ロウ”状態の信号が入力する。
その結果、上部ノアゲートは“ロウ“状態の信号を出力
し、この信号は下部ノアゲートの他側入力端子に入力し
、下部ノアゲートからは、特定モードを動作させるため
の“ハイ”状態の信号が出力する。
し、この信号は下部ノアゲートの他側入力端子に入力し
、下部ノアゲートからは、特定モードを動作させるため
の“ハイ”状態の信号が出力する。
シフトレジスタＳＲ，〜ＳＲｍは、第４図に示すシフト
レジスタＳＲ，に代表されるように、それぞれ、入力バ
ッファＩ ＢＵＦまたはデコーディングロジック回路Ｄ
Ｌ ｊ−Ｄ Ｌ ｍ −ｔの出力を入力する入力端子
２２と、シフトデータＳＤ、〜ＳＤｍをデコーディング
ロジック回路ＤＬ、〜ＤＬｍ−１乃至出力バッファ０Ｂ
ＵＦに伝達する出力端子４０と、入力端子２２と出力端
子４０との間にそのドレイン−ソース経路がそれぞれ直
列接続され、クロック信号φ、φの一つがそれぞれのゲ
ートに入力される複数のＭＯＳトランジスターＴＩ−Ｔ
４と、−側入力端子が第１ノード２８及び第３ノード３
６にそれぞれ接続され、他側入力端子にラッチ信号ＬＡ
ＴＣＨが共通で人力されるＮＡＮＤゲート２４．３２と
、及びＮＡＮＤゲート２４．３２の出力端子に入力端子
が接続され、出力端が第２及び第４ノード３０．３８に
接続されるインバータ２６．３４とで構成されている。
レジスタＳＲ，に代表されるように、それぞれ、入力バ
ッファＩ ＢＵＦまたはデコーディングロジック回路Ｄ
Ｌ ｊ−Ｄ Ｌ ｍ −ｔの出力を入力する入力端子
２２と、シフトデータＳＤ、〜ＳＤｍをデコーディング
ロジック回路ＤＬ、〜ＤＬｍ−１乃至出力バッファ０Ｂ
ＵＦに伝達する出力端子４０と、入力端子２２と出力端
子４０との間にそのドレイン−ソース経路がそれぞれ直
列接続され、クロック信号φ、φの一つがそれぞれのゲ
ートに入力される複数のＭＯＳトランジスターＴＩ−Ｔ
４と、−側入力端子が第１ノード２８及び第３ノード３
６にそれぞれ接続され、他側入力端子にラッチ信号ＬＡ
ＴＣＨが共通で人力されるＮＡＮＤゲート２４．３２と
、及びＮＡＮＤゲート２４．３２の出力端子に入力端子
が接続され、出力端が第２及び第４ノード３０．３８に
接続されるインバータ２６．３４とで構成されている。
第４図のシフトレジスタＳＲ，の動作は以下の通りであ
る。
る。
例えば、デコーディングロジック回路ＤＬ、〜ＤＬｍ−
１または入力バッファＩ ＢＵＦから出力される信号が
“ハイ”状態で入力端子を通じて入力され、またラッチ
信号ＬＡＴＣＨが“ハイ”状態で入力されるとする。す
るとこの場合には、反転クロック信号φが“ロウ”状態
で第１及び第４Ｍ０ＳトランジスターＴＩ、Ｔ４のゲー
トに、またクロック信号φが“ハイ”状態で第２及び第
３Ｍ０ＳトランジスターＴ２、Ｔ３のゲートに各々入力
されると、第１及び第４Ｍ０８ｌ−ランシスターＴＩ、
Ｔ４は“ＯＦＦ”となり、他方第２及び第３Ｍ０Ｓトラ
ンジスターＴ２、Ｔ３はＯＮとなる。
１または入力バッファＩ ＢＵＦから出力される信号が
“ハイ”状態で入力端子を通じて入力され、またラッチ
信号ＬＡＴＣＨが“ハイ”状態で入力されるとする。す
るとこの場合には、反転クロック信号φが“ロウ”状態
で第１及び第４Ｍ０ＳトランジスターＴＩ、Ｔ４のゲー
トに、またクロック信号φが“ハイ”状態で第２及び第
３Ｍ０ＳトランジスターＴ２、Ｔ３のゲートに各々入力
されると、第１及び第４Ｍ０８ｌ−ランシスターＴＩ、
Ｔ４は“ＯＦＦ”となり、他方第２及び第３Ｍ０Ｓトラ
ンジスターＴ２、Ｔ３はＯＮとなる。
その結果、第１〜第４ノード２８．３０．３６．３８、
は“ロウ”状態になり、出力端子４０から“ロウ”状態
で出力される。その後、クロック信号φが“ロウ”にな
り、反転クロック信号φが“ハイ”に変わると、第１及
び第４Ｍ０３）−ランシスターＴＩ、Ｔ４は”ＯＮ″と
なり、第２及び第３Ｍ０ＳトランジスターＴ２、Ｔ３は
“ＯＦＦ”となる。したがって、入力端子２２を通じて
入力された“ハイ”状態の信号が第２Ｍ０Ｓトランジス
ターＴ２を通じて伝達されるので第１ノード２８は“ハ
イ”状態になる。さらに、第２Ｍ０ＳトランジスターＴ
２が“ＯＦＦ”状態であり、また第１ノード２８及びラ
ッチ信号ＬＡＴＣＨが凡て“ハイ”状態であるので、Ｎ
ＡＮＤゲート２４及びインバータ２６を介して第２ノー
ド３０も“バイア状態になる。しかし、第３Ｍ０Ｓトラ
ンジスター３６は“ＯＦＦ”を維持するので第３及び第
４ノード３６．３８は継続して“ロウ”状態であり、し
たがって、出力端子４０は“ロウ”状態の信号を出力す
る。
は“ロウ”状態になり、出力端子４０から“ロウ”状態
で出力される。その後、クロック信号φが“ロウ”にな
り、反転クロック信号φが“ハイ”に変わると、第１及
び第４Ｍ０３）−ランシスターＴＩ、Ｔ４は”ＯＮ″と
なり、第２及び第３Ｍ０ＳトランジスターＴ２、Ｔ３は
“ＯＦＦ”となる。したがって、入力端子２２を通じて
入力された“ハイ”状態の信号が第２Ｍ０Ｓトランジス
ターＴ２を通じて伝達されるので第１ノード２８は“ハ
イ”状態になる。さらに、第２Ｍ０ＳトランジスターＴ
２が“ＯＦＦ”状態であり、また第１ノード２８及びラ
ッチ信号ＬＡＴＣＨが凡て“ハイ”状態であるので、Ｎ
ＡＮＤゲート２４及びインバータ２６を介して第２ノー
ド３０も“バイア状態になる。しかし、第３Ｍ０Ｓトラ
ンジスター３６は“ＯＦＦ”を維持するので第３及び第
４ノード３６．３８は継続して“ロウ”状態であり、し
たがって、出力端子４０は“ロウ”状態の信号を出力す
る。
その後、入力端子２２を通じて入力される信号が“ロウ
“状態に変わり、クロック信号φが“ハイ”になり、反
転クロック信号φが“ロウ”状態になると、第１及び第
４Ｍ０３ｌ−ランシスターＴＬ Ｔ４は“ＯＦＦ”とな
り、第２及び第４Ｍ０ＳトランジスターＴ２、Ｔ３は“
ＯＮ”状態になる。この場合、第２ノード３０の“ハイ
“信号は、第２Ｍ０３ｌ−ランシスターＴ２、ＮＡＮＤ
ゲート２４及びインバータ２６の組み合わせによってリ
セットされ、そして、それから第３Ｍ０３ｌ−ランシス
ターＴ３を通じて第３ノード３６に伝達される。そして
、第４Ｍ０ＳトランジスターＴ４が“ＯＦＦ”状態であ
り、また第３ノード３６及びラッチ信号ＬＡＴＣＨが凡
て“ハイ”状態であるので、ＮＡＮＤゲート３２及びイ
ンバータ３４を通じて第４ノード３８は“ハイ”状態に
なる。したがって、出力端子４０を通じて“ハイ”状態
のシフトデータＳＤか出力する。そして、その間、第１
及び第３ノート２８．３６は、第２及び第４Ｍ０Ｓトラ
ンジスターＴ２、Ｔ４を介して“ハイ”状態である第２
及び第４ノード３０．３８の信号が伝達され、“ハイ“
状態を維持する。
“状態に変わり、クロック信号φが“ハイ”になり、反
転クロック信号φが“ロウ”状態になると、第１及び第
４Ｍ０３ｌ−ランシスターＴＬ Ｔ４は“ＯＦＦ”とな
り、第２及び第４Ｍ０ＳトランジスターＴ２、Ｔ３は“
ＯＮ”状態になる。この場合、第２ノード３０の“ハイ
“信号は、第２Ｍ０３ｌ−ランシスターＴ２、ＮＡＮＤ
ゲート２４及びインバータ２６の組み合わせによってリ
セットされ、そして、それから第３Ｍ０３ｌ−ランシス
ターＴ３を通じて第３ノード３６に伝達される。そして
、第４Ｍ０ＳトランジスターＴ４が“ＯＦＦ”状態であ
り、また第３ノード３６及びラッチ信号ＬＡＴＣＨが凡
て“ハイ”状態であるので、ＮＡＮＤゲート３２及びイ
ンバータ３４を通じて第４ノード３８は“ハイ”状態に
なる。したがって、出力端子４０を通じて“ハイ”状態
のシフトデータＳＤか出力する。そして、その間、第１
及び第３ノート２８．３６は、第２及び第４Ｍ０Ｓトラ
ンジスターＴ２、Ｔ４を介して“ハイ”状態である第２
及び第４ノード３０．３８の信号が伝達され、“ハイ“
状態を維持する。
その後、クロック信号φが“ロウ”になり、反転クロッ
ク信号φが“ハイ”状態になると、第１及び第４Ｍ０Ｓ
トランジスターＴＩ、Ｔ４は“ＯＮ”となり、第２及び
第３Ｍ０３）ランシスターＴ２、Ｔ３は“ＯＦＦ”とな
る。したがって、第ｌＭＯＳトランジスターＴｌを通じ
て第１ノード２８に“ロウ”信号が伝達される。一方、
第２Ｍ０ＳトランジスターＴ２が“ＯＦＦ″状態であり
、また第１ノード２８が“ロウ”状態であり、且つラッ
チ信号ＬＡＴＣＨが“ハイ”状態であるので、ＮＡＮＤ
ゲート２４及びインバータ２６を介して第３ノート３０
も“ロウ”状態になる。しかし、第３ノード３６の信号
及びラッチ信号ＬＡＴＣＨが“ハイ”状態であるので、
ＮＡＮＤゲート３２及びインバータ３４を通じて第４ノ
ード３８が“ハイ”状態となり、出力端子４０から“ハ
イ”状態のシフトデータＳＤか出力する。さらに、第４
Ｍ０ＳトランジスターＴ４が“ＯＮ”状態であるので第
３ノード３６の信号が第４ノード３８に伝達及びラッチ
され、 ハイ”状態が維持される。
ク信号φが“ハイ”状態になると、第１及び第４Ｍ０Ｓ
トランジスターＴＩ、Ｔ４は“ＯＮ”となり、第２及び
第３Ｍ０３）ランシスターＴ２、Ｔ３は“ＯＦＦ”とな
る。したがって、第ｌＭＯＳトランジスターＴｌを通じ
て第１ノード２８に“ロウ”信号が伝達される。一方、
第２Ｍ０ＳトランジスターＴ２が“ＯＦＦ″状態であり
、また第１ノード２８が“ロウ”状態であり、且つラッ
チ信号ＬＡＴＣＨが“ハイ”状態であるので、ＮＡＮＤ
ゲート２４及びインバータ２６を介して第３ノート３０
も“ロウ”状態になる。しかし、第３ノード３６の信号
及びラッチ信号ＬＡＴＣＨが“ハイ”状態であるので、
ＮＡＮＤゲート３２及びインバータ３４を通じて第４ノ
ード３８が“ハイ”状態となり、出力端子４０から“ハ
イ”状態のシフトデータＳＤか出力する。さらに、第４
Ｍ０ＳトランジスターＴ４が“ＯＮ”状態であるので第
３ノード３６の信号が第４ノード３８に伝達及びラッチ
され、 ハイ”状態が維持される。
その後、クロック信号φが“ハイ”となり、反転クロッ
ク信号φが“ロウ”状態になると、第１及び第４Ｍ０−
ＳトランジスターＴＩ、Ｔ４は“ＯＦＦ”となり、第２
及び第３Ｍ０ＳトランジスターＴ２、Ｔ３が“ＯＮ”と
なるので、第３及び第４ノード３６．３８は“ロウ”状
態になり、したがって、出力端子４０からは１０つ”状
態に変換された信号が出力する。
ク信号φが“ロウ”状態になると、第１及び第４Ｍ０−
ＳトランジスターＴＩ、Ｔ４は“ＯＦＦ”となり、第２
及び第３Ｍ０ＳトランジスターＴ２、Ｔ３が“ＯＮ”と
なるので、第３及び第４ノード３６．３８は“ロウ”状
態になり、したがって、出力端子４０からは１０つ”状
態に変換された信号が出力する。
第５図の（Ａ）〜（Ｈ）は本発明の動作波形図の一実施
例であって、モードＰが選択されることを示したもので
ある。
例であって、モードＰが選択されることを示したもので
ある。
以下、第５図に示した動作波形を参照して本発明の詳細
な説明する。
な説明する。
外部からクロックパルスが入力することにより、第５図
（Ｃ）のような“ハイ”状態のラッチ信号ＬＡＴＣＨが
シフトデータＳＲ，〜ＳＲｍに、また第５図（Ｄ）のよ
うな“ロウ”状態の反転ラッチ信号ＬＡＴＣＨかラッチ
回路ＬＣに各々入力する。その後第５図（Ａ）のような
個別コードＩＰ、−ＩＰｎが個別コード認識回路ＩＯに
順次的に入力される。
（Ｃ）のような“ハイ”状態のラッチ信号ＬＡＴＣＨが
シフトデータＳＲ，〜ＳＲｍに、また第５図（Ｄ）のよ
うな“ロウ”状態の反転ラッチ信号ＬＡＴＣＨかラッチ
回路ＬＣに各々入力する。その後第５図（Ａ）のような
個別コードＩＰ、−ＩＰｎが個別コード認識回路ＩＯに
順次的に入力される。
そして、一番目のコードが入力された時、ノアゲートＮ
Ｏ１及び第１バッファＢＵＦ、を経て第１出力信号Ｑ１
が第５図（Ｂ−１）のように“ハイ”状態で出力される
。この“ハイ”状態の第１出力信号Ｑ１は入力バッファ
Ｉ ＢＵＦを経て“ハイ”状態で第１シフトレジスタＳ
Ｒ＋の入力端子２２に入力される。
Ｏ１及び第１バッファＢＵＦ、を経て第１出力信号Ｑ１
が第５図（Ｂ−１）のように“ハイ”状態で出力される
。この“ハイ”状態の第１出力信号Ｑ１は入力バッファ
Ｉ ＢＵＦを経て“ハイ”状態で第１シフトレジスタＳ
Ｒ＋の入力端子２２に入力される。
それから、第５図（Ｅ）のようなりロック信号φか第２
及び第３Ｍ０８ｌ−ランシスターＴ２、Ｔ３のゲートに
、また第５図（Ｆ）のような反転クロック信号φが第１
及び第４Ｍ０ＳトランジスターＴｌ、Ｔ４のゲートに各
々人力される。そして、クロック信号φ、φがＭＯＳ）
ランシスターＴ１〜Ｔ４を交互に駆動させ、またランチ
信号ＬＡＴＣＨかＮＡＮＤゲート２４．２６を駆動させ
るので、クロック信号φか上昇エツジである時に第５図
（Ｇ−１）のような第１シフトデータＳＤ、が出力端子
４０を通じて出力する。この第１シフトデータＳＤ、が
出力する時に二番目の個別コードが個別コード認識回路
１０に入力されると、ノアゲートＮ Ｏ２及び第２バツ
フアＢＵＦ２を経て第２コード認識信号Ｑ２が第５図（
Ｂ −２）のように“ハイ”状態で出力する。
及び第３Ｍ０８ｌ−ランシスターＴ２、Ｔ３のゲートに
、また第５図（Ｆ）のような反転クロック信号φが第１
及び第４Ｍ０ＳトランジスターＴｌ、Ｔ４のゲートに各
々人力される。そして、クロック信号φ、φがＭＯＳ）
ランシスターＴ１〜Ｔ４を交互に駆動させ、またランチ
信号ＬＡＴＣＨかＮＡＮＤゲート２４．２６を駆動させ
るので、クロック信号φか上昇エツジである時に第５図
（Ｇ−１）のような第１シフトデータＳＤ、が出力端子
４０を通じて出力する。この第１シフトデータＳＤ、が
出力する時に二番目の個別コードが個別コード認識回路
１０に入力されると、ノアゲートＮ Ｏ２及び第２バツ
フアＢＵＦ２を経て第２コード認識信号Ｑ２が第５図（
Ｂ −２）のように“ハイ”状態で出力する。
第１シフトレジスタＳＲ，の第１シフトデータＳＤ、及
び個別コード認識回路１０の第２バツフアＢＵＦ２から
出力される第２コード認識信号Ｑ２は、それぞれ、シフ
トデータインバータＳＤ乃至コード信号インバータＣＲ
８Ｉを通じて“ロウ”状態でノアゲートＮ０ＲＧに入力
される。かくして、ノアゲートＮ０ＲＧは“ハイ”状態
の信号を第２シフトレジスタＳＲ２に伝達し、第２シフ
トレジスタＳＲ２は、第１シフトレジスタＳＲと同様に
動作し、クロック信号φが次の周期の上昇エツジである
時に、第５図（Ｇ−２）のような“ハイ”状態の第２シ
フトデータＳＤ２を出力する。この場合、第２シフトレ
ジスタＳＲ，のシフトデータＳＤ２が“ハイ“状態にな
る時、第１シフトレジスタＳＲ，のシフトデータＳＤ、
は“ロウ”状態になる。
び個別コード認識回路１０の第２バツフアＢＵＦ２から
出力される第２コード認識信号Ｑ２は、それぞれ、シフ
トデータインバータＳＤ乃至コード信号インバータＣＲ
８Ｉを通じて“ロウ”状態でノアゲートＮ０ＲＧに入力
される。かくして、ノアゲートＮ０ＲＧは“ハイ”状態
の信号を第２シフトレジスタＳＲ２に伝達し、第２シフ
トレジスタＳＲ２は、第１シフトレジスタＳＲと同様に
動作し、クロック信号φが次の周期の上昇エツジである
時に、第５図（Ｇ−２）のような“ハイ”状態の第２シ
フトデータＳＤ２を出力する。この場合、第２シフトレ
ジスタＳＲ，のシフトデータＳＤ２が“ハイ“状態にな
る時、第１シフトレジスタＳＲ，のシフトデータＳＤ、
は“ロウ”状態になる。
その後、上記のような動作が継続されて第１シフトレジ
スタＳＲｍが第５図（Ｇ −ｍ）のような第ｍシフトデ
ータＳＤｍを出力する。この第ｍシフトデータＳＤｍは
出力バッファ０ＢＵＦを経てラッチ回路ＬＣの上部ノア
ゲートの一側入力端子に入力される。また、下部ノアゲ
ートの一側入力端子に第５図（Ｄ）のように反転ラッチ
信号ＬＡＴＣＨが入力され、ラッチ回路ＬＣが前段階で
“ロウ”信号を出力しているので、上部ノアゲートの他
側入力端子には“ロウ”状態の信号が人力する。したが
って、上部ノアゲートは“ロウ”状態の信号を出力して
下部ノアゲートの他側入力端子に人力するので、下部ノ
アゲートが“ハイ”状態の信号を出力し、モードＰを選
択する。
スタＳＲｍが第５図（Ｇ −ｍ）のような第ｍシフトデ
ータＳＤｍを出力する。この第ｍシフトデータＳＤｍは
出力バッファ０ＢＵＦを経てラッチ回路ＬＣの上部ノア
ゲートの一側入力端子に入力される。また、下部ノアゲ
ートの一側入力端子に第５図（Ｄ）のように反転ラッチ
信号ＬＡＴＣＨが入力され、ラッチ回路ＬＣが前段階で
“ロウ”信号を出力しているので、上部ノアゲートの他
側入力端子には“ロウ”状態の信号が人力する。したが
って、上部ノアゲートは“ロウ”状態の信号を出力して
下部ノアゲートの他側入力端子に人力するので、下部ノ
アゲートが“ハイ”状態の信号を出力し、モードＰを選
択する。
この時、もし特定された入力コードが定められた順序で
入力されなかった場合には、シフトレジスタの出力がシ
フトされず、凡てのシフトレジスタが初期状態にリセッ
トされるので、選択しようとするモードがエネイブルさ
れることはない。
入力されなかった場合には、シフトレジスタの出力がシ
フトされず、凡てのシフトレジスタが初期状態にリセッ
トされるので、選択しようとするモードがエネイブルさ
れることはない。
すなわち、本発明によれば、第２図の個別コード認識回
路をプログラムロジック回路として構成し、これをプロ
グラムすることにより意図するモードを選択することが
できるものである。
路をプログラムロジック回路として構成し、これをプロ
グラムすることにより意図するモードを選択することが
できるものである。
以上説明して来たように、本発明の回路は、入力の組み
合わせによって個別コードを認識し、この認識された個
別コードに与えられた順次的な入力によってのみ意図す
るモードを選択することができるものであり、附加的な
パッドまたは高電源を不用とする。
合わせによって個別コードを認識し、この認識された個
別コードに与えられた順次的な入力によってのみ意図す
るモードを選択することができるものであり、附加的な
パッドまたは高電源を不用とする。
また、この発明の回路は、最大（２″）ｍもの選択モー
ドを持つことができ、さらに特定動作を防止する制御機
能に使用することもできる。
ドを持つことができ、さらに特定動作を防止する制御機
能に使用することもできる。
一つの例としてＥＰＲＯＭ、ＥＥＰＲＯＭ等のような非
揮発性記憶素子において記録されたデータの無断変更及
び複製を防止する機能にも使用することができる。また
、この発明の回路には、特定モードをプログラム可能な
入力コンビネーションにより特定モードを得ることがで
きるので、プログラムロジックアレイまたはプログラム
アレイロジックにおいて特定モード選択用のコードを任
意に変更させることができるという利点がある。
揮発性記憶素子において記録されたデータの無断変更及
び複製を防止する機能にも使用することができる。また
、この発明の回路には、特定モードをプログラム可能な
入力コンビネーションにより特定モードを得ることがで
きるので、プログラムロジックアレイまたはプログラム
アレイロジックにおいて特定モード選択用のコードを任
意に変更させることができるという利点がある。
第１図は本件発明によるプログラマブル順次コード認識
回路のブロックダイヤグラム図、第２図は第１図におけ
る個別コード認識回路の回路図、 第３図は第１図における順序認識回路図の単位回路の回
路図、 第４図は第３図のシフトレジスタの内部回路図、そして 第５図は本発明の全体動作を示したタイムチャート図で
ある。 第 図 第 ２図 第 Ｈ） 図 ／
回路のブロックダイヤグラム図、第２図は第１図におけ
る個別コード認識回路の回路図、 第３図は第１図における順序認識回路図の単位回路の回
路図、 第４図は第３図のシフトレジスタの内部回路図、そして 第５図は本発明の全体動作を示したタイムチャート図で
ある。 第 図 第 ２図 第 Ｈ） 図 ／
Claims (3)
- （１）、複数個の動作モードを持つ半導体デバイスにお
いて、 入力信号ＩＰ＿１〜ＩＰ＿ｎの組み合わせにより得られ
る個別コードを認識する個別コード認識回路１０及び前
記個別コードの定められた順序を認識する順序認識回路
２０とで構成され、順次的に入力される入力信号の組合
せにより特定モードを選択するようにされたことを特徴
とするプログラマブル順次コード認識回路。 - （２）、個別コード認識回路１０の個別コードの数と同
じのシフトレジスターＳＲ＿１、ＳＲ＿２、・・・・・
・・・ＳＲ＿ｎを順次的に連結し、その入力が前段の出
力と対応させられる個別コード認識回路１０の出力によ
り制御されることを特徴とする請求項（１）記載のプロ
グラマブル順次コード認識回路。 - （３）、個別コード認識回路１０はプログラムロジック
アレイのロジック素子等で構成されプログラム可能にさ
れたことを特徴とする請求項（１）記載のプログラマブ
ル順次コード認識回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019880008954A KR910005615B1 (ko) | 1988-07-18 | 1988-07-18 | 프로그래머블 순차코오드 인식회로 |
| KR88-8954 | 1988-07-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0247575A true JPH0247575A (ja) | 1990-02-16 |
| JP2551659B2 JP2551659B2 (ja) | 1996-11-06 |
Family
ID=19276182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1139415A Expired - Lifetime JP2551659B2 (ja) | 1988-07-18 | 1989-06-02 | 半導体デバイスの動作モード選択回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5015886A (ja) |
| JP (1) | JP2551659B2 (ja) |
| KR (1) | KR910005615B1 (ja) |
| DE (1) | DE3917945C2 (ja) |
| FR (1) | FR2634299B1 (ja) |
| GB (1) | GB2221072B (ja) |
| NL (1) | NL193258C (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| EP1964803A2 (en) | 2007-02-28 | 2008-09-03 | Brother Kogyo Kabushiki Kaisha | Sheet feeding device and image reading device |
| KR20170069510A (ko) * | 2015-12-11 | 2017-06-21 | 에스케이하이닉스 주식회사 | 테스트 모드 설정회로 및 이를 포함하는 반도체 장치 |
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1988
- 1988-07-18 KR KR1019880008954A patent/KR910005615B1/ko not_active Expired
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1989
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| KR910005615B1 (ko) | 1991-07-31 |
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