JPH0247755A

JPH0247755A - マイコン間のデータ通信方法

Info

Publication number: JPH0247755A
Application number: JP63198676A
Authority: JP
Inventors: Takatoshi Nishida; 西田　隆勇; Isamu Hashimoto; 勇橋本
Original assignee: Asahi Kogaku Kogyo Co Ltd
Current assignee: Pentax Corp
Priority date: 1988-08-09
Filing date: 1988-08-09
Publication date: 1990-02-16
Anticipated expiration: 2014-10-25
Also published as: JP2966416B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】「技術分野」本発明は、マイコン（ＣＰＵＩＯ）間におけるデータ通
信方法の改良に係り、特に、シリアル通信において通信
ラインの削減および通信時間を短縮できる通信法に関す
る。

「従来技術およびその問題点」近年のカメラは自動化が進み、自動焦点（ＡＦ）装置、
自動露出（ＡＥ）装置を有するものが増えているが、近
時は、さらに付加価値が求められるようになってきた。

たとえば、合焦時間の短縮、合焦精度の向上、望遠レン
ズ用のシャッタスピード優先モード、広角レンズ用の被
写体深度優先モードなど複雑多種のプラグラム露出モー
ドや、機影枚数、プログラムモードなど各種機影情報を
一目で視認可能な大型な表示装置が求められるようにな
ってきた。

ＡＦ装置の合焦精度を上げようとすればＣＣＤの数、情
報量が増＾るので、ＡＦ処理を高速で行なうには大きな
メモリ容量が必要となる。そのため、データメモリ、演
算、制御の各機能を１個のマイコン（ＣＰＵＩＯ）に持
たせることは困難であった。

上記課題を解決する手段として、機能を複数のマイコン
に分担させる手段がある。たとえば、メインマイコンに
、カメラ全体の作動シーケンスを制御するシステム制御
機能および測距演算機能を持たせ、１または２以上のサ
ブマイコンに測光演算機能、データ入力制御、データメ
モリ機能、表示制御機能等を持たせていた。つまり、複
数のマイコンに演算、制御、メモリ機能を分担し、処理
効率を高めていた。

しかし、従来は、メイン、サブマイコン間のデータ通信
をシリアルで行なう場合、シリアル通信ライン以外にも
通信制御用の信号が必要とされ、３本以上の通信ライン
によりデータ通信がなされ、大事な情報処理用のボート
が無駄に使用されていたり、データの要不要の選択なし
に、メモリの全てのデータを一度に通信したりしていた
ため、データの通信に長時間を要し、処理時間短縮の障
害を起したりしていた。

「発明の目的」本発明は、上記従来技術の課題に基づいてなされたもの
で、より少ない通信ラインでのデータ通信方法およびよ
り短い時間でのマイコン間のシリアルデータ通信方法を
提供することを目的とする。

「発明の概要」本発明にあっては、マイコン間で通信するデータをグル
ープ分けし、必要なグループ単位で送受信すれば送受信
時間の短縮を図れるという事実に着目してなされたもの
で、シリアルクロックとシリアルＩ／Ｏの２本の通信ラ
インを用いてメインＣＰＵとサブＣＰＵとでデータ通信
を行なうデータ通信方法であって、上記メインＣＰＵか
らサブＣＰＵに出力されるシリアルクロックが、第１の
所定時間Ｔ１以上”Ｈ”信号を出力した後に、複数ｂｉ
ｔ分のシリアルクロックパルスを第２の所定時間Ｔ２内
で上記シリアルクロックパルスに同期してメインＣＰＵ
からサブＣＰＵに出力されるシリアルデータをアドレス
データとし、このアドレスデータによりそれ以降の通信
データの通信方向およびデータ内容、データ数を決定す
ることを特徴とする。

上記構成によれば、シリアルクロックとシリアルＩ／Ｏ
の２本のラインのみでシリアル通信が可能となり、複数
のデータがグループ分けされ、そのアドレスを指定する
ことにより必要なデータのみを通信できるので、より早
い効率的なデータ通信が可能になる。

「実施例の説明」以下図示実施例について本発明を説明する。

第１図は、本発明の通信方法を適用したカメラの制御装
置の一実施例をブロックで示す回路図、第２図は同実施
例のサブマイコン側の入出力部の概略回路図、第３図は
、制御装置の別の実施例を示す回路図である。

本実施例は、メインマイコンとしてＣＰＵ１０と、サブ
マイコンとしてＩＰＵ２０（インジケーション・プロセ
ラシツシング・ユニット）２０とを有する。

ＣＰＵ１０は、システム全体の制御、およびＣＣ０１６
からのＡＰ（自動焦点）用信号を受けて測距演算を行な
う制御演算部１１と、プログラム、各種データを格納す
るメモリ部１２と、シリアルデータの入出力部およびク
ロック信号発生部を有するシリアルクロック１３と、電
源スィッチ、測光スイッチ、レリーズスイッチ等のスイ
ッチ１５の入力を行なうスイッチ入力部１４とを有する
。

一方ＩＰＵ２０は、液晶デイスプレィ（ＬＣＤ）２４の
表示制御、撮影モード切り替え、ＩＳＯ感度設定等を行
なうスイッチ２５の入力制御およびデータ処理を行なう
制御・演算部２１と、その表示データ、例えば機影モー
ド、ＩＳＯ感度データ、フィルム機影枚数データ等を格
納するメモリ部２２と、データの入出力を行なうシリア
ルＩ１０部２３を有する。

ＣＰＵ１０は、スイッチ１５の中の測光スイッチのオン
等で電源が投入され、ＶＤＤ４５Ｖの電圧で必要なとき
だけ動作する。一方、ＩＰＵ２０は、タイマー等で間欠
動作を行ない、電源系は、常にＶｄｄｌ　＃３．ＴＶが
与えられている。

シリアルＩ１０部１３は、シリアルデータを送受信する
５ｔｏｎｉ子と、クロック信号を送信するＳＣＫ端子と
を有する。

一方ＩＰＵ２０のシリアルＩ１０部２３は、シリアルデ
ータを送受信する５ＩＯＩ端子と、シリアルクロックの
第１の所定時間Ｔ１以上“Ｈ”の後の立下がりを検出す
るｌＮＴｌ端子と、このｌＮＴｌ端子と接続された、ク
ロック信号を受信する５ＣＫ１端子および、ＣＰＵ１０
からのアドレスによりＩＰＵ２０→ＣＰＵ１０へのシリ
アル転送が検出された場合に、所定のシリアルクロック
あるいは所定の時間だけＩＰＵ２０からのＶＤＤ系のデ
ータ出力が可能となるように、５ＩＯＩ端子にプルアッ
プを付ける制御を行なうＢ−ＣＮＴ端子を有する。Ｂ−
ＣＮＴ端子は通常ＣＰＵ１０からの信号をＶＤＤ系の電
圧で受信できるように“Ｌ“にプルダウンされる。

ＳＩＯ端子と５ＩＯＩ端子とは、中間に抵抗Ｒ１を介し
て接続され、ＳＣＫ端子とＳＣＫ　１端子とは、中間に
抵抗Ｒ２を介して接続されている。Ｂ−ＣＮＴ端子は、
プルアップ、ダウン抵抗Ｒ３を介して５ＩＯＩ端子に接
続されている。抵抗Ｒ２とＩＰＵ２０の間の部分は、抵
抗Ｒ４を介して接地されている０以上の抵抗値の比は、
Ｒ３／　（Ｒ１＋Ｒ３１＝Ｒ４／　（Ｒ２＋Ｒ４１＝Ｖ
ｄｄｌ／ＶＤＤ＝３．７Ｖ１５Ｖなる関係を有する。

第２図に示すように、シリアルＩ１０部２３の５ＩＯＩ
端子には、インバータ２６の入力およびＭＯＳ−ＦＥＴ
２７のドレインが接続されている。

次に、シリアルＩ／Ｏのデータ転送の方法をハード的に
説明する。ＣＰＵ１０からＩＰｔＪ２０にデータが転送
される場合は、ＣＰＵ１０がＳＩＯ端子にＶＤＤ系の電
圧で信号を出力する。一方ＩＰＵ２０は、Ｂ−ＣＮＴ端
子に「０」を出力し、抵抗Ｒ３をプルダウンすることに
より、ＣＰＵ１０から出力されるＶＤＤ系の”Ｈ”レベ
ル信号を抵抗Ｒ１、Ｒ２ｔ’抵抗分割しテＶｄｄｌ系（
７）”Ｈ”し／’Ｃルに変換する。ＧＮＤは共通なので
、ＶＤＤ系の“′Ｌ”レベルもＶｄｄｌ系のＬ”レベル
も同じレベルで通信できる。

次に、ＩＰＵ２０からＣＰＵ１０にデータが転送される
場合は、ＣＰＵ１０がハイインピーダンスの入力モード
となり、ＩＰＵ２０はＢ−ＣＮＴ端子に「１」を出力し
、抵抗Ｒ３をプルアップし、ＭＯＳＦＥＴ２７をオンオ
フしてデータを出力することにより、ＣＰＵ１０に“Ｈ
”レベルがＶ　ｄｄｌ系、“Ｌ”レベルがＧＮＤ共通レ
ベルでデータが通信される。このとき、ＩＰＵ２０から
出力されるＶ　ｄｄｌ系の“Ｈ”レベルはＶＤＤ系で入
力され、これが“Ｈ“レベルでなければならないので、
ＶＤＤとＶ　ｄｄｌの電圧の間に（１／２）ＶＤＤ＜Ｖ
　ｄｄｌなる関係が成立しなければならない。

また、ＣＰＵ１０の処理が終了してＶＤＤのパワーホー
ルドがオフした場合は、ＳＩＯ端子、およびＳＣＫ端子
のすべてが“Ｌ”になり、ＩＰＵ２０はＳＣＫ端子の規
定時間以上のＬ”レベルを検出して、ＶＤＤ系の電源が
オフしたことを検出できる。

第１図の実施例において、ＩＰＵ２０の５ＩＯ１端子に
高耐圧性がある場合には、第３図に示すように、上述の
Ｂ−ＣＮＴ端子の機能をＣＰＵ１Ｏ側に移し、抵抗Ｒ３
の接続を５ＩＯＩ端子とＩＰＵ２０から５ＩＯＩ端子と
ＣＰＵ１０への接続に換えればよい。

このように高い電圧系でプルアップダウンを切り換える
ことにより、高い電圧系から低い電圧系へのＶレベル変
換も可能になり、システムの電源選択の自由度が増す。

第４図（Ａ）、（Ｂ）には、ＩＰＵ２０とＣＰＵＩＯと
の間でデータを転送する際のクロック信号、データ信号
および通信方向制御信号のタイムチャートを示しである
。

アドレスデータな転送する場合は、まずＳＣＫ端子から
“Ｈ”信号が所定のＴ１時間（４８０μｓ）以上出力さ
れる。ＩＰＵ２０は、通常データ受信準備をしていて、
ＣＰＵ１０はＴ１時間経過後の任意の時間にＳＣＫ端子
のクロック出力およびクロック出力に同期してＳＩＯ端
子にアドレスデータ信号を出力する。

本実施例のデータ信号は、■フレーム８ｂｉｔで構成さ
れ、最初の１フレーム中の上位４ｂｉｔでアドレス信号
を送る。このアドレス４ｂｉｔの内、最上位のｂｉｔで
送信方向が決定され、次の３ｂｉｔで送信データの内容
および数が決定される。

本実施例では、最上位のｂｉｔがＬ”　（「０」）のと
きにはＩＰＵ２０からＣＰＵ１０へ、”Ｈ”　（ｒｌＪ
）のときにはＣＰＵ１０からＩＰＵ２０へ送信される。

したがって第４図（Ａ）の場合は、ＩＰＵ２０からＣＰ
Ｕ１０への通信であり、第４図（Ｂ）の場合は、ＣＰＵ
１０からＩＰＵ２０への通信である。

Ｂ−ＣＮＴ端子は、常時は“Ｌ”であるが、アドレスデ
ータの内容により、ＩＰＵ２０からＣＰＵ１０への通信
が検出されたときにはＩ　ＰＵ２０からＣＰＵ１０への
入出力切換が行なわれ、この期間中百−薯丁Ｎ］１端子
のレベルは“°Ｈ”に設定され、抵抗Ｒ３の片端をプル
アップしてＶｄｄｌ系の”Ｈ”レベルまたはＧＮＤレベ
ルをＣＰＵ１０に出力する。

アドレスデータにより送信方向がＣＰＵＩ　ＯからＩＰ
Ｕ２０であった場合、Ｂ−ＣＮＴ端子のレベルは、”Ｌ
”がそのまま保持される。

第４図（Ａ）では、ＣＰＵ１０は、アドレス＝１のデー
タを送信した後に受信準備に切り換わり、一方アドレス
＝１のデータを受信したＩＰＵ２０は、送信準備を開始
すると共にソフトタイマーを作動させる。ソフトタイマ
は、Ｔ２時間（６００μｓ）内にシリアルクロックが終
了（データ転送が終了）しなかった場合にはエラーとし
てエラー処理、つまりタイマー起動後に入っていたシリ
アルデータ、またはその通信を無効にするためのもので
ある。

本発明では、各アドレスの通信データを、軸素に使用す
るものと稀にしか使用しないもの、互いに緊密な関係が
あるものという観点からグループ分けしである。このよ
うにグループ分けすることにより、ＶＤＤ系の電源投入
時、測光時、露光時等のさまざまな場合に、不要なデー
タの通信をしないので、データ通信時間が短縮される。

下記の表に、アドレスとそのデータの一例をいくつかを
示す、アドレス１，２はＩＰＵ２０からＣＰＵ１０への
通信データで、アドレス９，１０はＣＰＵ１０からＩＰ
Ｕ２０への通信データである。

なお、アドレス＝２は３フレームであり、アドレス＝１
０は、アドレスの後の４ｂｉｔにデータをのせである。

第５図（Ａ）には、ＩＰＵ２０の動作チエツクをする場
合のタイミングチャートを示しである。

ＣＰＵ１０は、ＳＣＫ端子に８個のパルスを出し、ＳＩ
Ｏ端子にデータオール「０」を出してから、ＳＣＫ端子
をフローティング状態にし、ＩＰＵ２０から“Ｈ”信号
が５０μｓ間以上送られてくるのを待つ。

一方ＩＰＵ２０は、上記パルスを受けると、出力モード
に切り換えて、１００μｓ″Ｈ”信号（動作信号）をＣ
ＰＵ１０に送る。これによりＣＰＵ１０は、ＩＰＵ２０
が作動可能であることを検知し、種々のデータ通信を開
始する。

第５図（Ｂ）に示すように、例＾ばＩＰＵ２０がリセッ
ト状態にあって動作信号を送らない場合、ＣＰＵ１０は
、所定時間後に再度上記８パルスのクロックおよびオー
ル「０」データを出し、ＩＰＵ２０から動作信号がくる
のを待つ、という処理を、動作信号が来るまで繰返す。

また、通信中にＣＣＤの積分が終了してＡＦインタラブ
ドがあると、そのときのＳＣＫ端子のレベルに関係なく
、ＣＰＵ１０はＳＣＫ端子に“Ｈ“信号を出力してイン
クラット処理の実行に移ってしまうので、ＩＰＵ２０側
も通信を中断しなければならなくなる。このことをＩＰ
Ｕ２０は、通信の開始をｌＮＴｌ端子の立ち下りでイン
タラブドして受は付け、１２時間検出タイマーを作動さ
せ、１２時間内に８ｂｉｔのシリアルクロックが送られ
てこないこと、およびその時点での５ＣＫ１端子のレベ
ルが”Ｈ゛であることにより検出する。

ＣＰＵ１０の電源がオフしたことの検出も同様にｌＮＴ
ｌ端子の立ち下りにより、ＩＰＵ２０がインタラブド処
理の中で所定の時間Ｔ２のカウントを行ない、１２時間
以上５ＣＫ１端子がＬ“のままの状態を検出してＶＤＤ
フラグがオフ、つまりＣＰＵ１０がオフしていることを
検出する（第５図（Ｄ））。

次に、上記カメラの主な動作について、第６図〜第１４
図に示したフローチャートを参照して説明する。

第６図は、ＣＰＵ１０の基本動作を表わすメインルーチ
ンである。１！源ＶＤＤが投入され起動すると、インク
ラブド許可を設定する（ステップ４１）０本実施例では
ＣＣＤ積分終了信号が通信処理よりも優先されるため、
インタラブドを用いて検出する。

次に、スイッチ１５からＡＥおよびＡＰの演算に必要な
データの入力であるデータ人力１が実行される（ステッ
プ４２）、そして、ＩＰＵ２０の状態をチエツクする通
信を行なってＩＰｔＪ２０が作動状態にあるかどうかを
チエツクする（ステップ４３）。

この動作チエツクが終了すると、ＩＰＵ２０から撮影モ
ード、ＩＳＯ感度補正等のデータ通信を行なう（ステッ
プ４４）０本実施例では、説明を簡単にするためレリー
ズ時にあけるフローを省略しである。

ステップ４５では、上述の通信処理により得られた情報
を基に測光演算処理およびＡＦ演算処理を行なう、そし
て、ステップ４６に進む。

ステップ４６では、ステップ４５で得られたデータをＩ
ＰＵ２０に通信する処理が実行される。

そして、ステップ４１に戻り、上述の処理を繰返す。

ＩＰＵ２０の基本的動作について、第７図に示したＩＰ
Ｕメインルーチンに基いて説明する。

ＩＰＵ２０では、スイッチ入力処理（撮影モード切換ス
イッチ、ＩＳＯ感度設定スイッチ等のスイッチ入力処理
）をおこない、ＣＰＵ１０からのインクラブドを許可し
、上記ＩＰＵ２０担当のデータを処理する（ステップ５
１．５２．５３）。

そして、スイッチ入力データおよびＣＰＵ１０との通信
データに基いてＬＣ０２５に所定の表示をしくステップ
５４）、ステップ５１に戻って上述の処理を繰返す。

ＡＦインタラブドがあった場合のＣＰＵ１０の処理を、
第８図を参照して説明する１通信中にＡＦインクラブタ
があったら、ＣＰＵ１０はＳＣＫ端子に“Ｈ”信号を出
力して通信を中断し、ＳＩＯ人カモードに切り換えて（
ステップ６１）、ＣＣＤデータの入力処理を行なう（ス
テップ６２）、このＣＣＤデータ入力処理が完了したら
スタックポインタをクリアし、ＳＩＯ端子に“Ｈ”信号
を出力し、ＣＰＵ１０メインループの最初のステップ４
１に処理を移す（ステップ６３）。

ＣＰＵ１０からの通信におけるＣＰＵ１０の処理ついて
、第９図に示したフローチャートに基いて説明する。ｃ
ｐｕｉｏは、データ間に１２時間−２８０ｕＳ以下の“
Ｈ”信号を出してインターバル調整を行ない、ＩＰＵ２
０にデータの処理時間を与える（ステップ７１）。

ステップ７２では、ＣＰＵ１０の８ｂｉｔシリアルルー
プの初期設定をし、アキュムレータＡのパラレルデータ
を上位ｂｉｔから順にＣＹ（キャリフラグ）に送る（ス
テップ７３）。ここで、ＣＹが「１」であればＳＩＯ端
子に°°Ｈ”を出力し、ＣＹが「０」であればＳＩＯ端
子にＬ”を出力する（ステップ７４）、次に、ＳＣＫ端
子に”Ｌ”→“°Ｈ”のパルスを出力する（ステップ７
５）。

そして、８ｂｉｔのシリアル出力が完了したか否かをチ
エツクしくステップ７６）、完了していなければステッ
プ７３に戻ってステップ７３〜７６の処理をシリアル出
力が完了するまで繰返し、完了したらＳＩＯ端子に“Ｈ
”を出力し、リターンする。

次に、ＣＰＵ１０がＩＰＵ２０からデータ通信を受ける
動作におけるＣＰＵ１０の処理について、第１Ｏ図に示
したフローチャートに基いて説明する。

ＳＩＯ端子を入力モードに切り賛えて（ステップ８１）
、データ出力間にＩＰＵ２０の処理時間のためのウェイ
ト（Ｔ　２−２８０μｓ以下）を設ける（ステップ８２
）。

ステップ８３で８ｂｉｔシリアルループの初期設定をし
、ＳＣＫ端子に°Ｌ”→”　Ｈ”のパルスを出力し、Ｓ
ＣＫ端子の立ち下りに同期して出力されるＩＰＵ２０か
らのシリアルデータを入力する（ステップ８４．８５）
。

その入力データが「１」であればＣＹ（キャリフラグ）
をＨ”に設定し、「０」であればＣＹを“Ｌ”に設定し
、ＣＹとバッファレジスタＢとを接続して左シフトを行
なう（ステップ８６．８７）。

そして、８ｂｉｔのパラレルデータの入力が完了したか
否かをチエツクし、未完了であればステップ８４に戻り
、ステップ８４〜８８の処理を繰り返す、８ｂｉｔのパ
ラレルデータの通信が終了したら、それをアキュムレー
タＡに移してリターンする。

通信開始のアドレス出力動作におけるＣＰＵ１Ｏの処理
について、第１１図のフローチャートを参照して説明す
る。ＣＰＵ１０は、ＩＰＵＯＫフラグが「１」か否かチ
エツクし、「ｌ」でなければ、つまり「０」であって（
１：ＰＵｌｏにリセットがかかっていることを検出した
ら、エラー処理をする（ステップ９１．９２）、具体的
には、サブルーチンコールレベルをルベルキャンセルし
てリターンすることにより、アドレス通信に続く以下の
データ通信をとりやめる。

ＩＰＵ　　ＯＫフラグが立っていれば、シリアル出力モ
ードに設定し、２００μ５（Ｔｌ用）のウェイト処理を
行なう（ステップ９３．９４）。

このウェイトは、ＳＣＫ端子に°°Ｈ″′信号が出され
、これを受けたＩＰＵ２０がアドレス通信の受信の準備
をする時間を確実に確保するためのものである。

ウェイト後８ｂｉｔシリアルループを初期設定しくステ
ップ９５）、アキュムレータＡのパラレルデータを上位
から１ｂｉｔづつＣＹに出力し、キャリフラグが「１」
であればＳＩＯ端子出力な°“Ｈ”に、同「０」であれ
ば°Ｌ°°に設定し、次にＳＣＫ端子から“Ｌ“→“Ｈ
”のパルスを出力する（ステップ９６．９７．９８）。

そして、８ｂｉｔのデータが全て出たか否かチエツクし
、出ていなければステップ９６に戻って上記処理を、８
ｂｉｔループが完了するまで繰返し、完了すればリター
ンする（ステップ９９）。

ＩＰＵ２０チエツク動作におけるＣＰＵ１０の処理フロ
ーついて、第１２図に示したフローチャ−トに基いて説
明する。

ＣＰＵ１０は、ＩＰＵ２０に前述のＩＰＵ　　ＡＤＲサ
ブルーチンをコールしてアドレス０（データオール「０
」）を送ってから、ＳＣＫ端子を入力モードに切換えＳ
ＣＫ端子レベル検出用カウンターを０、ループカウンタ
ーをＩ　ＰＵ２０にセットして、ＩＰＵ２０からの入力
を待つ（ステップ１０１．１０２．１０３）、ＳＣＫ端
子はプルダウンされているため、ＣＰＵ１０側、ＩＰＵ
２０側両方とも入力モードの場合は、０しか入力されな
い。

ＩＰＵ２０のリセットが解除されていれば、アドレスＯ
を受は付けたＩＰＵ２０からＳＣＫ端子に“Ｈ”レベル
が１００μｓ出力される。ＣＰＵ１０側では、入力モー
ドに切り換えてから１２μｓ間隔で２０回ＳＣＫ端子の
レベルがチエツクされ、この間ＳＣＫ端子の“Ｈ”レベ
ルがチエツクされる毎に、ＳＣＫ端子レベル検出用カウ
ンターをインクリメントする（ステップ１０４．１０５
．１０６）。

カウンターが２０になると、ＳＣＫ端子に“Ｈ”信号が
５０μｓ入っていたかを、ＳＣＫ端子レベル検出カウン
ターの値が５以上かでチエツクし、５０μｓ以上の“Ｈ
”が入力された、つまり、ＳＣＫ端子レベル検出カウン
ターの値が５以上だったときに、ＩＰＵ２０がリセット
解除されているのでＩＰＵ　　ＯＫフラグを「１」に設
定し、ＳＣＫ端子およびＳＩＯ端子に“Ｈ”を出してリ
ターンする（ステップ１０７．１０８．１０９）。

ＳＣＫ端子に“Ｈ”信号が５０μｓ以上きていない、つ
まりＳＣＫ端子レベル検出用カウンターの値が６以上で
なければ、ＩＰＵ　　ＯＫフラグな０に設定し、ＳＣＫ
端子を“Ｈ”にしてＳＩＯ端子を出力モードにし、Ｅ”
　ＰＲＯＭのＩＰＵＳＴＯＰ　　ｂｉｔが「１」に設定
されているかチエツクし、設定されていなければリター
ンし、設定されていればパワーオフ処理に飛ぶ（ステッ
プ１１０，１１１％１１２）。

ＣＰＵ１０がメインループを実行中にＳＣＫ端子からの
立ち下り（ＶＤＤ　　オンのとき）または立ち上り（Ｖ
ＤＤ　　才）のとき）によるインクラットがあった場合
のＩＰＵ２０の動作について、第１３図（Ａ）〜（Ｄ）
に示したフローチャートに基づいて説明する。

通信中にインクラットがあると、ＩＰＵ２０はＸ、Ａレ
ジスタを退避しくステップ１２１）、ＶＤＤフラグが「
ｌ」であるか否か、つまりＶＤＤ系の電源がオンしてい
ることを検出しているか否かをチエツクする（ステップ
１０２）。

ＶＤＤフラグが「０」であれば、ＶＤＤがオンしたこと
によるインクラブドなので、通信処理なしで第１３図（
Ｄ）のＳＩＯＥＮＤ処理に進む（ステップ１４８）。

ステップ１５０では、ＶＤＤフラグを「ｌ」に設定し、
ｌＮＴｌ端子の立ち下りで次のアドレスインタラブドを
受信できるようにＩＭｌｌ−１を実行し、Ｂ−ＣＮＴ端
子を“Ｌ”にしてＳＩＯ端子を抵抗Ｒ３でプルダウンし
てデータの入力準備をし、次のアドレス入力の準備とし
てＳ工Ｏレジスター０ＦＦＨを行ない、シリアル通信完
了フラグをクリアし、ＸＡレジスタを復帰してリターン
する（ステップ１５１，１５２）、ＳＩＯＥＮＤ処理は
、次のアドレス通信によるインクラットのための初期設
定を行なう処理である。

ステップ１２２において、ＶＤＤが１であれば、アドレ
スデータの入力サブルーチンをコールし、所定時間内に
シリアル通信が完了するがどうかをチエツクする。所定
時間内に通信が終了せずシリアルデータ入力ＮＧ（未完
）であれば、第１３図（Ｄ）のＳＩＯＮＧ処理に進み、
ＡＰインクラットでＮＧになったのかＶＤＤオフでＮＧ
になったのかを、ステップ１４８にてＳＣＫ端子のレベ
ルをチエツクして判断する。

ここで“Ｌ”でなければＡＦインタラブドによるＮＧな
ので、ＳＩＯＥＮＤ処理をしてリターンする。“Ｌ”で
あれば、ＶＤＤオフによるＮＧなので、ステップ１４９
にてＶＤＤフラグを０にし、ｌＮＴｌ端子の立上りでイ
ンタラブドがかかるようにＩＭＩ−〇を実行し、Ｂ−Ｃ
ＮＴ端子な“Ｌ”にして、ＳＩＯ端子を抵抗Ｒ３でプル
ダウンしてデータ入力の準備をし、Ｘ、Ａレジスタを復
帰してリターンする（ステップ１５１，１５２）。

ステップ１２３で所定の時間内にシリアル通信が完了し
、シリアルデータ入力ＯＫとなったときはステップ１２
４に進む。

ステップ１２４では、アドレスが０、つまりＩＰＵチエ
ツクアドレスかどうかをチエツクし、ＩＰＵチエツクア
ドレスであれば、ＳＣＫ端子に１００μｓの”Ｈ”パル
スを出力し、ＣＰＵ０Ｋフラグを「１」にしてＣＰＵ１
０からアドレス０の通信があったことを内部的に記憶し
てＳＩＯＥＮＤ処理に進む。

ステップ１２４にて、アドレスが０でなければ、第１３
図（Ｂ）のＩＮ　　ＯＵＴチエツク処理に進む、アドレ
スの最上位ｂｉｔＸ３　　（Ｘレジスタのｂｉｔ３）が
「１」であればＣＰＵ１０からＩＰＵ２０へのデータ通
信なので、第１３図（Ｄ）のアウト・アドレスチエツク
処理に進み、同「Ｏ」であればＩＰＵ２０からＣＰＵ１
０へのデータ通信なので、ステップ１２８からイン・ア
ドレスチエツク処理に進む。

イン・アドレスチエツク処理では、アドレスの下位の３
ｂｉｔ　（Ｘ２．Ｘｉ、ＸＯ）をチエツクするが、本実
施例ではＣＰＵ１０→ＩＰＵ２０のアドレスは１と２の
みで行なっている。

ステップ１２８では、アドレスが１かどうかチエツクし
、１であれば、つまりｘ２〜ｘＯ＝１（ＯＯＩＢ）であ
ればステップ１３０に進み、アドレスが１でない場合は
１３１に進む。

ステップ１３０では、アドレス１に対応するＩＰＵ２０
からの出力データがＸＡレジスタにセットされ、ＩＰＵ
２０→ＣＰＵ１０の８ｂｉｔシリアル出カサブルーチン
がコールされる。所定時間Ｔ２内にシリアルデータの出
力が完了してシリアルデータ出力ＯＫのときは、アドレ
スｌに対するデータ通信がすべて無事に終了したことに
なるので、ＳＩＯＥＮＤ処理に進み、ＮＧであればＳＩ
ＯＮＧ処理に進む（ステップ１２８゜１３０）。

ステップ１３１では、アドレスが２かどうかチエツクし
、２であれば、つまりＸ２〜Ｘ０＝２（０１０Ｂ）であ
れば、ステップ１３２に進み、２でないときには、アド
レスが定義されていないのでＳＩＯＥＮＤ処理に進み、
次のアドレス通信のための準備をする。

アドレス２を検出すると、これは８ｂｉｔデータを３個
有するので、各フレーム毎にアドレス２に対するＩＰＵ
２０の出力データがＸＡレジスタにセットされて各フレ
ーム毎のシリアル通信に対して所定時間内にシリアル通
信が終了したかどうかをチエツクする。

すべてＯＫであればＳＩＯＥＮＤ処理に進み、１個でも
ＮＧがあれば、その時点で５ＩＯＮＧ処理に進む（ステ
ップ１３２．１３３．１３４）。

ステップ１２７にて、ｂｉｔＸ３が［１］と判断された
ら、第１３図（Ｃ）のアウト・アドレスチエツクに進む
１本実施例では、アドレス９．１０以外の通信が定義さ
れているが、説明の都合上アドレス９およびのみについ
て説明する。ここでも、イン・アドレスチエツクと同様
にアドレスチエツクを行なう（ステップ１３５，１３９
）。

ステップ１３５において、アドレス＝９（１００１Ｂ）
が検出されたらステップ１３７に進み、８ｂｉｔシリア
ルデータ入カサブルーチンをコールする。アドレス≠９
のときは、ステップ１３９に進む。

ステップ１３７で所定時間Ｔ２内にシリアル通信が完了
せずにＮＧとなると、ＳＩＯＮＧ処理に進み、ＯＫであ
ればステップ１３７のサブルーチンコールでＸＡレジス
クにデータが得られているので、ＸＡレジスタの内容を
アドレス９用のデータ格納ＲＡＭにストアし、ＳＩＯＥ
ＮＤ処理に進む（ステップ１３７，１３８）。

ステップ１３９では、アドレス＝１０　（１０１０Ｂ）
かどうかのチエツクをし、ＹＥＳならばステップ１４０
に進み、ＮＯならば本説明ではアドレスが定義されてい
ないのでＳＩＯＥＮＤ処理に進み、次のアドレス通信の
準備をする。

ステップ１４０では、アドレスデータの下位４ｂｉｔに
データが一緒に送られてきているので、このデータをＲ
ＡＭのＲＩＰＮＦという格納場所にストアし、ステップ
１４１に進む。

ステップ１４１では、アドレス１０で定義されているも
う１回の８ｂｉｔデータ受信のためにサブルーチンがコ
ールされ、所定時間内に通信が終了しなければ、ＳＩＯ
ＮＧ処理に進み、所定時間内に通信が完了した場合は、
ステップ１４２に進む。

ステップ１４２では、ステップ１４０で送られてきたデ
ータのＲＥＷ中ｂｉｔをチエツクし、ＲＥＷ（リワイン
ド）中ならばステップ１４４に進み、そうでなければワ
インド時のデータなのでステップ１４３に進む。

ステップ１４３では、ワインド時のパトローネ表示デー
タ（下位ｂｉｔ）をＲＡＭのＲＩＰＷＩＮＤにストアし
、ＳＩＯＥＮＤ処理に進む。

ステップ１４４では、ＲＥＷ中に送られてくるフィルム
枚数減算表示用のデータをＲＡＭのＲＩＰＳＴＭＩにス
トアしてＳ１０　　ＥＮＤ処理に進む。

要するにＩＰＵ２０は、シリアル通信中にＳＣＫ端子か
らのクロック入力が止って所定時間内にシリアル通信が
完了しないと、ＳＩＯＮＧ処理によりＡＦゼインラット
で止ったか、ＶＤＤ　　オフで止ったかをＳＣＫ　１端
子のレベルにより判断して、それぞれ適切な処理をして
リターンする。

所定時間内にシリアル通信が完了していれば、定義され
たアドレスに対応するＲＡＭデータの入出力をアドレス
により定義される数だけ行ない、ＳＩＯＥＮＤ処理にて
次のアドレス受信のための準備をしてリターンするので
ある。

次に、ＩＰＵ２０のシリアル通信終了処理について、第
１４図のフローチャートを参照して説明する。

ＩＰＵ２０からＣＰＵ１０にデータを送る場合は、Ｂ−
ＣＮＴ端子を“Ｈ”にしてＳＩｏ端子を抵抗Ｒ３でプル
アップして通信スタートに進み（ステップ１６１）、Ｃ
ＰＵ１０からＩＰＵ２０にデータを送る場合は、Ｂ−Ｃ
ＮＴ端子を“Ｌ”にしてＳＩＯ端子を抵抗Ｒ３でプルダ
ウンし、シリアルデータを受信するためのデータをＸＡ
レジスクに入れ（ＸＡ←０ＦＦＨ）、ＸＡレジスタの内
容をシリアルＩ／Ｏのレジスタに入れてシリアル通信の
送受信をスタートさせてからシリアル通信完了チエツク
に入る（ステップ１６３）。

まず、ソフトタイマーを６００μｓにセットしくステッ
プ１６４）、シリアル通信が完了したか否かをチエツク
しくステップ１６５）、終了してシリアル通信完了フラ
グがハード的に立つと、シリアルデータをＸＡレジスタ
に書き込んでリターンスキップする（ステップ１６６）
。

完了していなければ再びシリアル通信が完了したか否か
をチエツクする（ステップ１６７）、ここで完了してい
れば、ステップ１６８に進み、ステップ１６６と同様の
処理を行なってリターンスキップする。

上記同様のチエツクを再度繰返しくステップ１６９）、
ここで通信が終了していればステップ１７０に進み、ス
テップ１６６と同様の処理を行なってリターンスキップ
する。

シリアル通信が終了していないときにはステップ１７１
にてステップ１６４で設定したタイマーをカウントダウ
ンしてタイムオーバーか否かをチエツクし、タイムオー
バーしていなければ（タイマー≠０）ステップ１６５に
戻ってシリアル通信が完了するまで、またはタイムアツ
プするまでステップ１６５〜１７１の処理を繰返す。

そして、もしタイムオーバーすると（タイマー＝０）、
リターンする。

要するに、シリアル通信が所定時間内で終了したかどう
かは、このサブルーチンから戻るときにリターンで戻る
（通信ＮＧ）か、リターンスキップ（通信ＯＫ）で戻る
かで判断している。

また、本実施例ではＩＰＵ２０側のシリアルＱパラレル
変換はハード的に行なわれるため、ソフトの方では、最
初のシリアルクロックからの時間をカウントし、所定時
間内に通信完了フラグが立つかどうかという処理になっ
ている０通信完了フラグが立った時点では、セットした
出力データは終っており、入力データはバッファに残っ
ているので、レジスフＸＡにとり込んでからリターンス
キップする。

以上本実施例では、必要なデータをグループ分けし、Ｃ
ＰＵ１０とＩＰＵ２０との間でのシリアルデータ転送を
、グループ単位で行なうので、データ通信の効率化、通
信時間の短縮を図ることができ、また、ＳＣＫとＳＩＯ
の２本という少ないラインで通信を可能にしているので
、メインＣＰＵとサブＣＰＵを実装する上での自由度が
非常に高くなる。

また、通信方向の切換は、分割抵抗Ｒ１，Ｒ３およびＢ
−ＣＮＴ端子によるプルアップ、プルダウン構成なので
、電源選択の自由度が高く、構成が簡単で、しかも制御
が簡単である。

アドレスデータは８ｂｉ　を中の上位４ｂｉｔＬか使用
していないので、データが４ｂｉｔで足りる場合は、ア
ドレスデータの下位４ｂｉｔを使用してアドレスと共に
送ってもよい。

本実施例では１本発明をカメラに適用した例について説
明したが、本発明は、マイコン間でシリアル通信を行な
うすべての装置、機器に適用できる。

「発明の効果」以上の説明から明らかな通り本発明は、メインＣＰｔＪ
とサブＣＰＵとの間でシリアルデータ通信を行なう場合
に、メインＣＰＵからサブＣＰＵに出力されるシリアル
クロックが第１の所定時間Ｔ１以上“Ｈ”信号を出力し
た後に、複数ｂｉｔ分のシリアルクロックパルスを第２
の所定間隔１２以内で発生し、シリアルクロックパルス
に同期してメインＣＰＵからサブＣＰＵに出力されるシ
リアルデータなアドレスデータとし、このアドレスデー
タによりそれ以降の通信データの通信方向およびデータ
内容、データ数を決定するので、必要なデータのみ通信
することにより、送信時間の短縮および処理時間の短縮
、ならびに少ない通信ラインでの通信を図ることができ
る。

【図面の簡単な説明】

第１図は、本発明の通信方法を適用したカメラの制御装
置の一実施例をブロックで示す回路図、第２図は同実施
例のサブマイコン側の人出力部の概略回路図、第３図は
、制御装置の別の実施例を示す回路図、第４図（Ａ）、
（Ｂ）、第５図（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、シ
リアルクロックとシリアルＩ／Ｏの関係を示すタイミン
グチャート、第６図、第７図、第８図、第９図、第１０
図、第１１図、第１２図、第１３図（Ａ）、（Ｂ）、（
Ｃ）、（Ｄ）および第１４図は、本実施例の動作を示す
フローチャートである。第４図（Ａ）１０・・・ＣＰＵ　（メインＣＰＵ）、１３・・・シリ
アルＩ１０部、２０・・・ＩＰＵ（サブＣＰＵ）、２３
・・・シリアルＩ１０部、

Claims

【特許請求の範囲】

（１）シリアルクロックとシリアルＩ／Ｏの２本の通信
ラインを用いてメインＣＰＵとサブＣＰＵとでデータ通
信を行なうデータ通信方法であって、上記メインＣＰＵからサブＣＰＵに出力されるシリアル
クロックが、第１の所定時間Ｔ１以上“Ｈ”信号を出力
した後に、複数ｂｉｔ分のシリアルクロックパルスを第
２の所定時間Ｔ２内で上記シリアルクロックパルスに同
期してメインＣＰＵからサブＣＰＵに出力されるシリア
ルデータをアドレスデータとし、このアドレスデータに
よりそれ以降の通信データの通信方向およびデータ内容
、データ数を決定することを特徴とするマイコン間のデ
ータ通信方法。
（２）請求項１において、アドレスデータ以降のシリア
ルクロックの受信が前記第２の所定時間Ｔ２内に終了し
なかった場合には、シリアルクロック受信側のサブＣＰ
Ｕ１０がそのアドレスに対するシリアルデータを無効に
し、次のアドレスデータの受信に備えて、その時のシリ
アルＩ／Ｏの入出力モードにかかわらず入力モードに切
り換えるマイコン間のデータ通信方法。