JPH0247866A - メモリチップにおける電位供給線と信号線の配置方法 - Google Patents

メモリチップにおける電位供給線と信号線の配置方法

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JPH0247866A
JPH0247866A JP1081378A JP8137889A JPH0247866A JP H0247866 A JPH0247866 A JP H0247866A JP 1081378 A JP1081378 A JP 1081378A JP 8137889 A JP8137889 A JP 8137889A JP H0247866 A JPH0247866 A JP H0247866A
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bushing
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黄　相基
Tae S Jung
鄭　▲やす▼聖
Kyu-Hyun Choi
崔　圭現
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Samsung Electronics Co Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、高密度メモリアレイ、特に、高速のメモリ装
置に適合するメモリチップのパワーラインおよびシグナ
ルラインのブッシング方法に関するものである。
［従来の技術］ 従来のパワーラインブッシングは、第１図に示すように
、チップ１内のメモリセルアレイ２の間に配置される周
辺回路４にパワーを供給するため、Ｖｃｃバッド５を通
じて前記メモリセルアレイ２の周辺にパワーライン３を
ブッシングしていた。なお、５′は内部Ｖｃｃバッドで
ある。
また、シグナルラインブッシングは、第２図に示すよう
に、チップ１内のメモリセルアレイ２の間に配置される
周辺回路４にシグナルを供給するため、外部バッド６ま
たは内部パッド６′を通じて前記メモリセルアレイ２の
周辺にシグナルライン３′をブッシングしていた。
［発明が解決しようとする課題］ 高速のメモリチップにおいては必然的にノイズが発生す
るが、当該ノイズを抑制するためには、各回路毎に独立
的にパワーを供給しなければならない。しかし、各回路
に独立的にパワーを供給するためにパワーラインを細分
化すると、それに伴ってチップ面積が増加してしまうこ
とになる。
また、シグナルラインがメモリセルアレイ２の周辺にブ
ッシングされる場合、第２図に示すように、シグナルラ
イン３′の長さが長くなって、キャパシターと抵抗の値
が増加するので、遅延時間の増加をもたらすようになる
。
更に、チップのパッケージのとき、メモリセルアレイの
上部には、バッジベージロン層だけが存在するようにな
るに従い、パッケージ材料自体より発生される放射線が
メモリセルに浸透されてソフトエラーを誘発するように
なる。従って、これを最小限度に防止するためには、メ
モリセルアレイの上部に遮蔽膜を形成させる工程が必要
となる。
本発明は、このような点を勘案して成り立つもので、本
発明の目的は、高密度、高速のメモリ製品から必然的に
発生されるノイズが効果的に抑制され、スピードが向上
されると共に、特に、放射線の影響によるソフトエラー
の防止とチップのサイズを最小化し得るメモリチップの
パワーラインおよびシグナルラインのブッシング方法を
提供することにある。
［課題を解決するための手段］ 上記の目的を達成するために、本発明のメモリチップの
パワーラインおよびシグナルラインのブッシング方法は
、チップのパッドへ入力されるＶＣＣ電圧を周辺回路に
提供するパワーラインと、その他シグナルラインがメモ
リセルアレイの上部に形成され、前記パワーラインは細
分化に形成されることを特徴とするものである。
［実施例］ 以下、図面を参照しつつ本発明の１実施例を説明する。
第３図に示すように、本発明においては、チップ１１内
のＶｃｃパッド１５に入力されるＶＣＣ電源を周辺回路
１４に提供するパワーライン１３を、メモリセルアレイ
１２の上部に、且つ、多数のラインに細分化して形成す
る。なお、１５′は内部Ｖｃｃバッドである。
また、チップ１１内の外部パッド１８に入力される外部
信号を周辺回路１４に提供するシグナルライン１３′を
メモリセルアレイ１２の上部に形成する。なお、１６′
は内部パッドを示すものである。パワーライン１３とシ
グナルライン１３′は同一平面上に形成されるものであ
るが、説明の便宜のため第３図と第４図に分離して示し
ているものである。
［作用および発明の効果］ 以上の説明から明らかなように、本発明によれば、ｖＣ
ｃパッド１５に入力されるＶｃｃ電源は、第３図に示す
ように、多数のパワーライン経路を通じて周辺回路１４
内の多数の回路にそれぞれ供給されるようになるので、
従って、周辺回路１４内のある回路で発生されたノイズ
が隣接回路に同一パワーラインを通じて流入するのを最
小化することができるようになる。
また、シグナルライン１３′をメモリセルアレイ１２の
周辺にブッシングしないで、メモリセルアレイ１２の上
部にブッシングするようになるので、第４図に示すよう
に、シグナルライン１３′の長さが最小化され、抵抗お
よびコンデンサーの成分によるスピードの遅延を最小化
することができるようになる。
また、前記メモリセルアレイ１２の上部に形成されたパ
ワーライン１３およびシグナルライン１３′が放射線を
遮蔽させるので、ソフトエラーを効果的に防止すること
ができる。
更に、従来のパワーラインおよびシグナルラインのブッ
シングに必要なメモリセルアレイの周辺の面積が不必要
になるに従って、チップサイズの縮小が可能になる。
【図面の簡単な説明】
第１図は従来のメモリチップのパワーラインのブッシン
グ方法を説明するための平面図、第２図は従来のメモリ
チップのシグナルラインを説明するための平面図、第３
図は本発明のメモリチップのパワーラインのブッシング
方法を説明するための平面図、第４図は本発明のメモリ
チップのシグナルラインを説明するための平面図である
。 １１・・・チップ、１２・・・メモリセルアレイ、１３
・・・パワーライン、１３′・・・シグナルライン、１
４・・・周辺回路、１５・・・Ｖｃｃパッド、１５′・
・・内部ＶＣＣパッド、１６・・・外部パッド、１６′
・・・内部パッド。 Ｕ】

Claims (1)

    【特許請求の範囲】
  1. （１）メモリチップのパワーラインおよびシグナルライ
    ンのブッシング方法において、パワーラインと（１３）
    シグナルライン（１３′）がメモリセルアレイ（１２）
    の上部に形成されていることを特徴とするメモリチップ
    のパワーラインおよびシグナルラインのブッシング方法
    。
JP1081378A 1988-07-21 1989-03-31 メモリチップにおける電位供給線と信号線の配置方法 Expired - Lifetime JPH0810752B2 (ja)

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KR1019880009162A KR910008099B1 (ko) 1988-07-21 1988-07-21 메모리 칩의 파워 및 시그널라인 버싱방법
KR9162 1988-07-21

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JPH0247866A true JPH0247866A (ja) 1990-02-16
JPH0810752B2 JPH0810752B2 (ja) 1996-01-31

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04247651A (ja) * 1991-02-04 1992-09-03 Toshiba Corp 半導体集積回路装置
JPH0685175A (ja) * 1992-08-31 1994-03-25 Mitsubishi Electric Corp 半導体装置
JP2008227171A (ja) * 2007-03-13 2008-09-25 Toshiba Corp 不揮発性半導体メモリ

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5184321A (en) * 1988-12-06 1993-02-02 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device comprising a plurality of memory arrays with improved peripheral circuit location and interconnection arrangement
JPH0772991B2 (ja) * 1988-12-06 1995-08-02 三菱電機株式会社 半導体記憶装置
US6069814A (en) * 1989-05-26 2000-05-30 Texas Instruments Incorporated Multiple input buffers for address bits
US5195053A (en) * 1989-08-30 1993-03-16 Nec Corporation Semiconductor memory device wired to accommodate increased capacity without increasing the size of the semiconductor memory device
JPH07114259B2 (ja) * 1989-10-19 1995-12-06 株式会社東芝 半導体記憶装置
US5313432A (en) * 1990-05-23 1994-05-17 Texas Instruments Incorporated Segmented, multiple-decoder memory array and method for programming a memory array
JP2894635B2 (ja) * 1990-11-30 1999-05-24 株式会社東芝 半導体記憶装置
JP3082323B2 (ja) * 1991-07-30 2000-08-28 ソニー株式会社 メモリモジュール
JP3280704B2 (ja) * 1992-05-29 2002-05-13 株式会社東芝 半導体記憶装置
US5325336A (en) * 1992-09-10 1994-06-28 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having power line arranged in a meshed shape
JPH06140607A (ja) * 1992-10-28 1994-05-20 Mitsubishi Electric Corp 半導体集積回路
KR970005691B1 (ko) * 1993-09-06 1997-04-18 삼성전자주식회사 전원노이즈감소를 위한 전원라인구조를 가지는 반도체칩
JP3354231B2 (ja) * 1993-09-29 2002-12-09 三菱電機エンジニアリング株式会社 半導体装置
KR100258345B1 (ko) * 1996-11-28 2000-06-01 윤종용 파워라인의 배치구조를 개선한 반도체 메모리 장치
EP1113368A3 (en) * 1999-12-27 2001-09-26 Matsushita Electric Industrial Co., Ltd. Semiconductor integrated circuit with cache
KR100487918B1 (ko) * 2002-08-30 2005-05-09 주식회사 하이닉스반도체 불휘발성 강유전체 메모리 장치
US20060077002A1 (en) * 2004-10-08 2006-04-13 White Richard T Apparatus and methods for saving power and reducing noise in integrated circuits
US10784199B2 (en) * 2019-02-20 2020-09-22 Micron Technology, Inc. Component inter-digitated VIAS and leads

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63100769A (ja) * 1986-10-17 1988-05-02 Hitachi Ltd 半導体記憶装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4426689A (en) * 1979-03-12 1984-01-17 International Business Machines Corporation Vertical semiconductor integrated circuit chip packaging
JPS5840344B2 (ja) * 1980-06-10 1983-09-05 富士通株式会社 半導体記憶装置
GB2182176B (en) * 1985-09-25 1989-09-20 Ncr Co Data security device for protecting stored data
JPH079941B2 (ja) * 1986-04-09 1995-02-01 日本電気株式会社 集積回路装置の設計方法
NL8602178A (nl) * 1986-08-27 1988-03-16 Philips Nv Geintegreerde geheugenschakeling met blokselektie.

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63100769A (ja) * 1986-10-17 1988-05-02 Hitachi Ltd 半導体記憶装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04247651A (ja) * 1991-02-04 1992-09-03 Toshiba Corp 半導体集積回路装置
JPH0685175A (ja) * 1992-08-31 1994-03-25 Mitsubishi Electric Corp 半導体装置
JP2008227171A (ja) * 2007-03-13 2008-09-25 Toshiba Corp 不揮発性半導体メモリ

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Publication number Publication date
JPH0810752B2 (ja) 1996-01-31
KR900002317A (ko) 1990-02-28
KR910008099B1 (ko) 1991-10-07
USRE36490E (en) 2000-01-11
US5007025A (en) 1991-04-09

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