JPH0810752B2 - メモリチップにおける電位供給線と信号線の配置方法 - Google Patents

メモリチップにおける電位供給線と信号線の配置方法

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JPH0810752B2
JPH0810752B2 JP1081378A JP8137889A JPH0810752B2 JP H0810752 B2 JPH0810752 B2 JP H0810752B2 JP 1081378 A JP1081378 A JP 1081378A JP 8137889 A JP8137889 A JP 8137889A JP H0810752 B2 JPH0810752 B2 JP H0810752B2
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▲やす▼聖 鄭
圭現 崔
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Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、高密度メモリアレイ、特に、高速のメモリ
装置に適合するメモリチップにおける電位供給線と信号
線の配置方法に関するものである。
［従来の技術］ 従来は、第１図に示すように、チップ１内のメモリセ
ルアレイ２の間に配置される周辺回路４に電源を供給す
るため、Vccパッド５を通じて前記メモリセルアレイ２
の周辺に電位供給線３を配置していた。第１図において
５′は内部Vccパッドである。なお、電位供給線３は電
源電圧線と接地電圧線とを含むことは当然であるが、こ
こでは電源供給線と接地電圧線とを総称して電位供給線
ということにする。
また、第２図に示すように、チップ１内のメモリセル
アレイ２の間に配置される周辺回路４に信号を供給する
ため、外部パッド６または内部パッド６′を通じて前記
メモリセルアレイ２の周辺に信号線３′を配置してい
た。
［発明が解決しようとする課題］ 高速のメモリチップにおいては必然的にノイズが発生
するが、当該ノイズを抑制するためには、各回路毎に独
立的に電源を供給しなければならない。しかし、各回路
に独立的に電源を供給するために電位供給線を細分化す
ると、それに伴ってチップ面積が増加してしまうことに
なる。
また、信号線をメモリセルアレイ２の周辺に配置する
場合、第２図に示すように、信号線３′の長さが長くな
って、キャパシターと抵抗の値が増加するので、遅延時
間の増加をもたらすようになる。
更に、チップのパッケージのとき、メモリセルアレイ
の上部には、パッシベーション層だけが存在するように
なるに従い、パッケージ材料自体より発生される放射線
がメモリセルに浸透されてソフトエラー誘発するように
なる。従って、これを最小限度に防止するためには、メ
モリセルアレイの上部に遮蔽膜を形成させる工程が必要
となる。
本発明は、このような問題点に鑑みてなされたもので
あり、本発明の目的は、高密度、高速のメモリ製品から
必然的に発生されるノイズが効果的に抑制され、スピー
ドが向上されると共に、特に、放射線の影響によるソフ
トエラーの防止とチップのサイズを最小化することがで
きるメモリチップにおける電位供給線と信号線の配置方
法を提供することにある。
［課題を解決するための手段］ 上記の目的を達成するために、本発明のメモリチップ
における電位供給線と信号線の配置方法は、請求項１記
載のように、メモリセルアレイ部と、周辺回路部と、電
位供給線パッドとを備えるメモリチップにおける電位供
給線と信号線の配置方法であって、電位供給線反電源電
圧線と接地電圧線とを含み、信号線に隣接して配置され
ると共に、電位供給線と信号線は、メモリセルアレイ部
の上部にメモリセルアレイ部に接触することなく形成さ
れてなることを特徴とする。
そして、請求項２記載のように、電位供給線は周辺回
路部に直接入出力されることを可とし、また、請求項３
記載のように、信号線は周辺回路部に直接入出力される
ことを可とする。
［実施例］ 以下、図面を参照しつつ本発明の１実施例を説明す
る。
第３図に示すように、本発明においては、チップ11内
のVccパッド15に入力されるVcc電源を周辺回路14に提供
する電位供給線13を、メモリセルアレイ12の上部に、且
つ、多数のラインに細分化して形成する。なお、15′は
内部Vccパッドである。
また、チップ11内の外部パッド16に入力される外部信
号を周辺回路14に提供する信号線13′をメモリセルアレ
イ12の上部に形成する。なお、16′は内部パッドを示す
ものである。電位供給線13と信号線13′は同一平面上に
形成されるものであるが、説明の便宜のため第３図と第
４図に分離して示しているものである。
なお、電位供給線13及び信号線13′は、メモリセルア
レイ12とは接触しないように配置されることは当然であ
る。そのためには、例えばメモリセルアレイ12上に絶縁
層を形成し、その絶縁層の上に周知のメタル工程によっ
て電位供給線13及び信号線13′を形成すればよい。
［作用および発明の効果］ 以上の説明から明らかなように、本発明によれば、Vc
cパッド15に入力されるVcc電源は、第３図に示すよう
に、多数の電位供給線経路を通じて周辺回路14内の多数
の回路にそれぞれ供給されるようになるので、従って、
周辺回路14内のある回路で発生されたノイズが隣接回路
に同一電位供給線を通じて流入するのを最小化すること
ができるようになる。
また、信号線13′をメモリセルアレイ12の周辺に配置
するのではなく、メモリセルアレイ12の上部に配置する
ので、第４図に示すように、信号線13′の長さが最小化
され、抵抗及びコンデンサーの成分によるスピードの遅
延を最小化することができるようになる。
また、前記メモリセルアレイ12の上部に形成された電
位供給線13および信号線13′が放射線を遮蔽させるの
で、ソフトエラーを効果的に防止することができる。
更に、従来の電位供給線及び信号線の配置に必要なメ
モリセルアレイの周辺の面積が不必要になるのでチップ
サイズの縮小が可能になる。
【図面の簡単な説明】
第１図は従来のメモリチップにおける電位供給線の配置
方法を説明するための平面図、第２図は従来のメモリチ
ップにおける信号線の配置方法を説明するための平面
図、第３図は本発明のメモリチップにおける電位供給線
を配置方法を説明するための平面図、第４図は本発明の
メモリチップにおける信号線の配置方法を説明するため
の平面図である。 11……チップ、12……メモリセルアレイ、13……電位供
給線、13′……信号線、14……周辺回路、15……Vccパ
ッド、15′……内部Vccパッド、16……外部パッド、1
6′……内部パッド。

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】メモリセルアレイ部と、周辺回路部と、電
    位供給線パッドとを備えるメモリチップにおける電位供
    給線と信号線の配置方法であって、 電位供給線は電源電圧線と接地電圧線とを含み、信号線
    に隣接して配置されると共に、 電位供給線と信号線は、メモリセルアレイ部の上部にメ
    モリセルアレイ部に接触することなく形成されてなる ことを特徴とするメモリチップにおける電位供給線と信
    号線の配置方法。
  2. 【請求項２】電位供給線は周辺回路部に直接入出力され
    ることを特徴とする請求項１記載のメモリチップにおけ
    る電位供給線と信号線の配置方法。
  3. 【請求項３】信号線は周辺回路部に直接入出力されるこ
    とを特徴とする請求項１または２記載のメモリチップに
    おける電位供給線と信号線の配置方法。
JP1081378A 1988-07-21 1989-03-31 メモリチップにおける電位供給線と信号線の配置方法 Expired - Lifetime JPH0810752B2 (ja)

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