JPH1032246A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH1032246A JPH1032246A JP8187598A JP18759896A JPH1032246A JP H1032246 A JPH1032246 A JP H1032246A JP 8187598 A JP8187598 A JP 8187598A JP 18759896 A JP18759896 A JP 18759896A JP H1032246 A JPH1032246 A JP H1032246A
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- Electrodes Of Semiconductors (AREA)
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Abstract
(57)【要約】
【課題】抵抗素子として高速動作・高信頼性確保のため
に不可欠な寄生容量が小さい薄膜のポリシリコンの利用
を可能とし、工程を増やすことなくプロセスマージンを
拡大し、抵抗素子と下地基板間のリークによる不良を解
消し、高い歩留まりを保証し得る半導体装置およびその
製造方法を提供する。 【解決手段】半導体基板１０１の表面上に第１の絶縁膜
１０２を介して設けられた導電性膜１０７と、導電性膜
上に設けられた第２の絶縁膜１１５に開口されたコンタ
クトホールを介して導電性膜に接続された金属配線層１
２０とを有する半導体装置において、コンタクトホール
直下の領域に第３の絶縁膜１０６を介して第２の絶縁膜
に対してエッチング選択比を有するエッチングストッパ
膜１０４を有する。
に不可欠な寄生容量が小さい薄膜のポリシリコンの利用
を可能とし、工程を増やすことなくプロセスマージンを
拡大し、抵抗素子と下地基板間のリークによる不良を解
消し、高い歩留まりを保証し得る半導体装置およびその
製造方法を提供する。 【解決手段】半導体基板１０１の表面上に第１の絶縁膜
１０２を介して設けられた導電性膜１０７と、導電性膜
上に設けられた第２の絶縁膜１１５に開口されたコンタ
クトホールを介して導電性膜に接続された金属配線層１
２０とを有する半導体装置において、コンタクトホール
直下の領域に第３の絶縁膜１０６を介して第２の絶縁膜
に対してエッチング選択比を有するエッチングストッパ
膜１０４を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に係り、特に薄膜の導電性膜と金属配線層
とのコンタクトの構造とその形成方法に関するもので、
例えば不揮発性半導体メモリおよびその製造方法に適用
される。
その製造方法に係り、特に薄膜の導電性膜と金属配線層
とのコンタクトの構造とその形成方法に関するもので、
例えば不揮発性半導体メモリおよびその製造方法に適用
される。
【０００２】
【従来の技術】近年、半導体装置への高速化・高密度化
の要求は益々高くなっており、その両者の要求を実現さ
せるため、デバイス寸法は縮小、電源電圧はそのままと
いう傾向にある。換言すれば、デバイス内部の電界は高
まる一方であるが、ゲート酸化膜は薄膜化できず、特に
不揮発性メモリでは、書き込み／消去動作時に高電圧を
印加するのでゲート酸化膜の耐圧が問題になる。
の要求は益々高くなっており、その両者の要求を実現さ
せるため、デバイス寸法は縮小、電源電圧はそのままと
いう傾向にある。換言すれば、デバイス内部の電界は高
まる一方であるが、ゲート酸化膜は薄膜化できず、特に
不揮発性メモリでは、書き込み／消去動作時に高電圧を
印加するのでゲート酸化膜の耐圧が問題になる。
【０００３】そこで、従来の不揮発性メモリでは、複数
のゲート酸化膜を使用しており、高い電源電圧が印加さ
れる素子（以下ＨＶ素子と記す）には厚いゲート酸化膜
を、前記電源電圧よりも小さい電圧で動作させる他の素
子（以下ＬＶ素子と記す、例えば不揮発性メモリセル）
には前記厚いゲート酸化膜より薄いゲート酸化膜を使用
している。
のゲート酸化膜を使用しており、高い電源電圧が印加さ
れる素子（以下ＨＶ素子と記す）には厚いゲート酸化膜
を、前記電源電圧よりも小さい電圧で動作させる他の素
子（以下ＬＶ素子と記す、例えば不揮発性メモリセル）
には前記厚いゲート酸化膜より薄いゲート酸化膜を使用
している。
【０００４】一方、デバイス内部で複数の電圧が必要と
される場合には、複数の外部電源を用いるデバイスが増
えてきている。このようなデバイスでは、複数の外部電
源をデバイス内部で複数の電源に選り分けるために、高
抵抗素子を使った電源抵抗分割方式を採用することが多
い。
される場合には、複数の外部電源を用いるデバイスが増
えてきている。このようなデバイスでは、複数の外部電
源をデバイス内部で複数の電源に選り分けるために、高
抵抗素子を使った電源抵抗分割方式を採用することが多
い。
【０００５】ところで、不揮発性メモリにおいて、高抵
抗素子として利用されるものとしては、不揮発性メモリ
セルのフローティングゲート用ポリシリコンを利用する
方法があり、それについて以下に図７乃至図９を参照し
ながら説明する。
抗素子として利用されるものとしては、不揮発性メモリ
セルのフローティングゲート用ポリシリコンを利用する
方法があり、それについて以下に図７乃至図９を参照し
ながら説明する。
【０００６】まず、図７（ａ）に示すように、半導体基
板３０１上に素子分離絶縁膜３０２を形成し、前記素子
分離絶縁膜３０２を除く前記半導体基板３０１上にＨＶ
素子用のゲート酸化膜３０３を形成する。その後、ポリ
シリコン３０４を形成し、前記周辺素子形成予定領域に
レジストパターン３０５を形成する。
板３０１上に素子分離絶縁膜３０２を形成し、前記素子
分離絶縁膜３０２を除く前記半導体基板３０１上にＨＶ
素子用のゲート酸化膜３０３を形成する。その後、ポリ
シリコン３０４を形成し、前記周辺素子形成予定領域に
レジストパターン３０５を形成する。
【０００７】その後、前記レジストパターン３０５をマ
スクとして前記ＨＶ素子形成予定領域を除く領域にある
前記ポリシリコン３０４およびシリコン酸化膜３０３を
エッチングして除去した後、前記レジストパターン３０
５を除去する。
スクとして前記ＨＶ素子形成予定領域を除く領域にある
前記ポリシリコン３０４およびシリコン酸化膜３０３を
エッチングして除去した後、前記レジストパターン３０
５を除去する。
【０００８】次に、図７（ｂ）に示すように、ＬＶ素子
用となるシリコン酸化膜３０６を形成した後、ポリシリ
コン３０７を形成し、前記ＬＶ素子（セルおよび高抵抗
素子）形成予定領域にレジストパターン３０８を形成す
る。
用となるシリコン酸化膜３０６を形成した後、ポリシリ
コン３０７を形成し、前記ＬＶ素子（セルおよび高抵抗
素子）形成予定領域にレジストパターン３０８を形成す
る。
【０００９】その後、前記レジストパターン３０８をマ
スクに前記ＬＶ素子（セルおよび高抵抗素子）形成予定
領域以外にあるポリシリコン３０７およびシリコン酸化
膜３０６をエッチングして除去した後、前記レジストパ
ターン３０８を除去する。
スクに前記ＬＶ素子（セルおよび高抵抗素子）形成予定
領域以外にあるポリシリコン３０７およびシリコン酸化
膜３０６をエッチングして除去した後、前記レジストパ
ターン３０８を除去する。
【００１０】次に、図７（ｃ）に示すように、前記ポリ
シリコン３０７および前記ポリシリコン３０４上にＳｉ
Ｏ2 膜３０９とポリシリコン３１０を例えば全面（必ず
しも全面でなくてもよい）に堆積した後、ＬＶ素子形成
予定領域にレジストパターン３１１を形成する。
シリコン３０７および前記ポリシリコン３０４上にＳｉ
Ｏ2 膜３０９とポリシリコン３１０を例えば全面（必ず
しも全面でなくてもよい）に堆積した後、ＬＶ素子形成
予定領域にレジストパターン３１１を形成する。
【００１１】その後、図８（ａ）に示すように、前記レ
ジストパターン３１１をマスクにして、前記ポリシリコ
ン３１０と前記ＳｉＯ2 膜３０９をエッチングして除去
た後、前記レジストパターン３１１を除去する。
ジストパターン３１１をマスクにして、前記ポリシリコ
ン３１０と前記ＳｉＯ2 膜３０９をエッチングして除去
た後、前記レジストパターン３１１を除去する。
【００１２】次に、ＷＳｉ膜３１２を全面（必ずしも全
面でなくてよい）に堆積し、ＨＶ素子形成予定領域およ
びセル形成予定領域にレジストパターン３１３を形成す
る。その後、前記レジストパターン３１３をマスクにし
て、図８（ｂ）に示すように、前記ＷＳｉ膜３１２とポ
リシリコン３１０、３０４をエッチングして除去する。
面でなくてよい）に堆積し、ＨＶ素子形成予定領域およ
びセル形成予定領域にレジストパターン３１３を形成す
る。その後、前記レジストパターン３１３をマスクにし
て、図８（ｂ）に示すように、前記ＷＳｉ膜３１２とポ
リシリコン３１０、３０４をエッチングして除去する。
【００１３】次に、前記レジストパターン３１３を残し
たまま、セル形成予定領域以外の領域にレジストパター
ン３１４を堆積する。その後、前記レジストパターン３
１３と前記レジストパターン３１４をマスクにして、図
８（ｃ）に示すように、前記ＳｉＯ2 膜３０９とポリシ
リコン膜３０７をエッチングして除去した後、前記レジ
ストパターン３１３および３１４を除去する。その後、
後酸化を行うことにより、ＳｉＯ2 膜３１５を形成し、
セルの拡散層３１６と周辺素子の拡散層３１７を形成す
る。
たまま、セル形成予定領域以外の領域にレジストパター
ン３１４を堆積する。その後、前記レジストパターン３
１３と前記レジストパターン３１４をマスクにして、図
８（ｃ）に示すように、前記ＳｉＯ2 膜３０９とポリシ
リコン膜３０７をエッチングして除去した後、前記レジ
ストパターン３１３および３１４を除去する。その後、
後酸化を行うことにより、ＳｉＯ2 膜３１５を形成し、
セルの拡散層３１６と周辺素子の拡散層３１７を形成す
る。
【００１４】次に、図９（ａ）に示すように、ＳｉＯ2
膜３１８を全面に堆積し、コンタクト領域以外の領域
に、レジストパターン３１９を形成し、前記レジストパ
ターン３１９をマスクにしてエッチングによってコンタ
クト開孔を行う。
膜３１８を全面に堆積し、コンタクト領域以外の領域
に、レジストパターン３１９を形成し、前記レジストパ
ターン３１９をマスクにしてエッチングによってコンタ
クト開孔を行う。
【００１５】次に、前記レジストパターン３１９を除去
した後、図９（ｂ）に示すように、アルミ配線３２０を
形成する。ところで、抵抗素子は、十分に高い抵抗値を
確保することが望ましく、高速動作を可能とするために
寄生容量を制御する必要がある。これを実現するには、
抵抗素子となるポリシリコンの膜厚を薄くするしかな
い。前述の従来例として挙げたものも例外ではなく、一
部が抵抗素子として使用されるポリシリコン膜３０７の
膜厚は薄膜であればある程望ましい。
した後、図９（ｂ）に示すように、アルミ配線３２０を
形成する。ところで、抵抗素子は、十分に高い抵抗値を
確保することが望ましく、高速動作を可能とするために
寄生容量を制御する必要がある。これを実現するには、
抵抗素子となるポリシリコンの膜厚を薄くするしかな
い。前述の従来例として挙げたものも例外ではなく、一
部が抵抗素子として使用されるポリシリコン膜３０７の
膜厚は薄膜であればある程望ましい。
【００１６】しかし、前述の従来例では、図９（ｂ）に
示したコンタクトホールをエッチング加工する際、十分
に薄膜化された抵抗素子用のポリシリコン膜３０７をコ
ンタクトホールが突き抜けてしまい、最悪、下地基板と
抵抗素子間の絶縁性が保てなくなり、歩留まりが低下す
る大きな要因となる。
示したコンタクトホールをエッチング加工する際、十分
に薄膜化された抵抗素子用のポリシリコン膜３０７をコ
ンタクトホールが突き抜けてしまい、最悪、下地基板と
抵抗素子間の絶縁性が保てなくなり、歩留まりが低下す
る大きな要因となる。
【００１７】このため、抵抗素子の寄生容量の増加を覚
悟して、抵抗素子用のポリシリコン膜３０７の膜厚は２
００ｎｍ程度と厚いものしか使用できない現実があり、
デバイスの高速動作を制限する要因となっている。
悟して、抵抗素子用のポリシリコン膜３０７の膜厚は２
００ｎｍ程度と厚いものしか使用できない現実があり、
デバイスの高速動作を制限する要因となっている。
【００１８】また、抵抗素子用のポリシリコン膜３０７
の膜厚をある程度確保しても、エッチング加工の振れに
より、コンタクトホールの突き抜けの制御が十分でな
く、歩留まりを下げる要因となっている。
の膜厚をある程度確保しても、エッチング加工の振れに
より、コンタクトホールの突き抜けの制御が十分でな
く、歩留まりを下げる要因となっている。
【００１９】
【発明が解決しようとする課題】上記したように従来の
半導体装置およびその製造方法は、高速動作・高信頼性
確保のために抵抗素子となるポリシリコンの膜厚を薄く
すると、抵抗素子に配線を接続するためのコンタクトホ
ールをエッチング加工する際にコンタクトホールが抵抗
素子を突き抜けてしまい、歩留まりがダウンするという
問題があった。
半導体装置およびその製造方法は、高速動作・高信頼性
確保のために抵抗素子となるポリシリコンの膜厚を薄く
すると、抵抗素子に配線を接続するためのコンタクトホ
ールをエッチング加工する際にコンタクトホールが抵抗
素子を突き抜けてしまい、歩留まりがダウンするという
問題があった。
【００２０】本発明は上記の問題点を解決すべくなされ
たもので、抵抗素子として高速動作・高信頼性確保のた
めに不可欠な寄生容量が小さい薄膜のポリシリコンの利
用を可能とし、工程を増やすことなくプロセスマージン
を拡大し、抵抗素子と下地基板間のリークによる不良を
解消し、高い歩留まりを保証し得る半導体装置およびそ
の製造方法を提供することを目的とする。
たもので、抵抗素子として高速動作・高信頼性確保のた
めに不可欠な寄生容量が小さい薄膜のポリシリコンの利
用を可能とし、工程を増やすことなくプロセスマージン
を拡大し、抵抗素子と下地基板間のリークによる不良を
解消し、高い歩留まりを保証し得る半導体装置およびそ
の製造方法を提供することを目的とする。
【００２１】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上に形成された第１の絶縁膜と、前記第１の
絶縁膜の上方に形成された第１の導電性膜と、前記第１
の導電性膜上に形成された第２の絶縁膜と、前記第２の
絶縁膜に開口されたコンタクトホールを介して前記第１
の導電性膜に接続された金属配線層と、前記コンタクト
ホールの直下の領域で前記第１の絶縁膜の上に形成さ
れ、前記第２の絶縁膜に対してエッチング選択比を有す
るエッチングストッパ膜と、前記エッチングストッパ膜
と前記第１の導電性膜との間に介在する第３の絶縁膜と
を具備することを特徴とする。
半導体基板上に形成された第１の絶縁膜と、前記第１の
絶縁膜の上方に形成された第１の導電性膜と、前記第１
の導電性膜上に形成された第２の絶縁膜と、前記第２の
絶縁膜に開口されたコンタクトホールを介して前記第１
の導電性膜に接続された金属配線層と、前記コンタクト
ホールの直下の領域で前記第１の絶縁膜の上に形成さ
れ、前記第２の絶縁膜に対してエッチング選択比を有す
るエッチングストッパ膜と、前記エッチングストッパ膜
と前記第１の導電性膜との間に介在する第３の絶縁膜と
を具備することを特徴とする。
【００２２】また、本発明の半導体装置の製造方法は、
半導体基板の表面上に素子分離絶縁膜および第１のゲー
ト絶縁膜を形成する工程と、前記素子分離絶縁膜の上お
よび前記第１のゲート絶縁膜の上にエッチングストッパ
膜となる第１の多結晶シリコン膜を形成する工程と、前
記エッチングストッパ膜の形成領域に第１のレジストパ
ターンを形成する工程と、前記第１のレジストパターン
をマスクにして前記エッチングストッパ膜の形成領域以
外の前記第１の多結晶シリコン膜を除去するとともに前
記エッチングストッパ膜をパターニングする工程と、前
記第１のレジストパターンを剥離する工程と、前記素子
分離絶縁膜の上および前記第１のゲート絶縁膜の上およ
び前記エッチングストッパ膜の上に第２の多結晶シリコ
ン膜を形成する工程と、前記第２の多結晶シリコン膜を
パターニングするための第２のレジストパターンを形成
する工程と、前記第２のレジストパターンをマスクにし
て前記第２の多結晶シリコン膜をパターニングする工程
と、前記第２のレジストパターンを剥離した後、全面に
層間絶縁膜を形成する工程と、前記層間絶縁膜に前記エ
ッチングストッパ膜の上層の前記第２の多結晶シリコン
膜に連なるコンタクトホールを開孔する工程と、前記コ
ンタクトホールを通して前記第２の多結晶シリコン膜に
コンタクトする金属配線層を前記層間絶縁膜の上に形成
する工程とを具備することを特徴とする。
半導体基板の表面上に素子分離絶縁膜および第１のゲー
ト絶縁膜を形成する工程と、前記素子分離絶縁膜の上お
よび前記第１のゲート絶縁膜の上にエッチングストッパ
膜となる第１の多結晶シリコン膜を形成する工程と、前
記エッチングストッパ膜の形成領域に第１のレジストパ
ターンを形成する工程と、前記第１のレジストパターン
をマスクにして前記エッチングストッパ膜の形成領域以
外の前記第１の多結晶シリコン膜を除去するとともに前
記エッチングストッパ膜をパターニングする工程と、前
記第１のレジストパターンを剥離する工程と、前記素子
分離絶縁膜の上および前記第１のゲート絶縁膜の上およ
び前記エッチングストッパ膜の上に第２の多結晶シリコ
ン膜を形成する工程と、前記第２の多結晶シリコン膜を
パターニングするための第２のレジストパターンを形成
する工程と、前記第２のレジストパターンをマスクにし
て前記第２の多結晶シリコン膜をパターニングする工程
と、前記第２のレジストパターンを剥離した後、全面に
層間絶縁膜を形成する工程と、前記層間絶縁膜に前記エ
ッチングストッパ膜の上層の前記第２の多結晶シリコン
膜に連なるコンタクトホールを開孔する工程と、前記コ
ンタクトホールを通して前記第２の多結晶シリコン膜に
コンタクトする金属配線層を前記層間絶縁膜の上に形成
する工程とを具備することを特徴とする。
【００２３】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１乃至図３は、本発明の
第１の実施の形態に係る不揮発性メモリの製造方法にお
ける主要工程での基板断面構造の一部を示している。
施の形態を詳細に説明する。図１乃至図３は、本発明の
第１の実施の形態に係る不揮発性メモリの製造方法にお
ける主要工程での基板断面構造の一部を示している。
【００２４】この不揮発性メモリには、高い電源電圧が
印加される周辺回路用トランジスタ（周辺トランジス
タ）と、前記周辺トランジスタよりも低い電源電圧が印
加される２層ポリシリコン型のメモリセルと、前記メモ
リセルの動作可能な電源電圧を設定するために使用され
る抵抗素子が同一基板上に存在する。
印加される周辺回路用トランジスタ（周辺トランジス
タ）と、前記周辺トランジスタよりも低い電源電圧が印
加される２層ポリシリコン型のメモリセルと、前記メモ
リセルの動作可能な電源電圧を設定するために使用され
る抵抗素子が同一基板上に存在する。
【００２５】次に、上記不揮発性メモリの製造工程を説
明する。まず、図１（ａ）に示すように、周知のＬＯＣ
ＯＳ（選択酸化）法により厚さ７００ｎｍの素子分離膜
１０２を形成したＰ型シリコン基板１０１の表面に、９
５０℃のドライ酸化によって周辺トランジスタのゲート
絶縁膜となる３０ｎｍのシリコン酸化膜（ＳｉＯ2 膜）
１０３を形成する。
明する。まず、図１（ａ）に示すように、周知のＬＯＣ
ＯＳ（選択酸化）法により厚さ７００ｎｍの素子分離膜
１０２を形成したＰ型シリコン基板１０１の表面に、９
５０℃のドライ酸化によって周辺トランジスタのゲート
絶縁膜となる３０ｎｍのシリコン酸化膜（ＳｉＯ2 膜）
１０３を形成する。
【００２６】なお、前記周辺トランジスタのゲート絶縁
膜としては、ＳｉＯ2 膜１０３に限らず、シリコン酸化
膜を熱窒化した膜、またはＳｉＮ膜、またはＳｉＯ2 膜
とＳｉＮ膜の複合膜を用いてもよい。
膜としては、ＳｉＯ2 膜１０３に限らず、シリコン酸化
膜を熱窒化した膜、またはＳｉＮ膜、またはＳｉＯ2 膜
とＳｉＮ膜の複合膜を用いてもよい。
【００２７】続いて、前記周辺トランジスタのゲート電
極および抵抗素子となる多結晶シリコン１０４を周知の
ＬＰＣＶＤ（減圧気相成長）法により厚さ１００ｎｍ形
成する。その後、図示しないが、リン拡散あるいはリン
イオンのイオン注入により前記多結晶シリコン１０４を
所望の不純物濃度にしておく。
極および抵抗素子となる多結晶シリコン１０４を周知の
ＬＰＣＶＤ（減圧気相成長）法により厚さ１００ｎｍ形
成する。その後、図示しないが、リン拡散あるいはリン
イオンのイオン注入により前記多結晶シリコン１０４を
所望の不純物濃度にしておく。
【００２８】次に、周知のリソグラフィ技術を用いて、
周辺トランジスタ形成予定領域にレジストパターン１０
５、抵抗素子の金属配線層（例えばアルミ配線層）のコ
ンタクト形成予定領域を含む領域にレジストパターン１
０５ａを形成する。この際、前記レジストパターン１０
５ａが抵抗素子のアルミ配線層コンタクト部よりも大き
ければ、抵抗素子形成予定領域よりも小さくてもかまわ
ない。
周辺トランジスタ形成予定領域にレジストパターン１０
５、抵抗素子の金属配線層（例えばアルミ配線層）のコ
ンタクト形成予定領域を含む領域にレジストパターン１
０５ａを形成する。この際、前記レジストパターン１０
５ａが抵抗素子のアルミ配線層コンタクト部よりも大き
ければ、抵抗素子形成予定領域よりも小さくてもかまわ
ない。
【００２９】その後、前記レジトパターン１０５および
１０５ａをマスクに、図１（ｂ）に示すように、前記多
結晶シリコン１０４とシリコン酸化膜１０３をエッチン
グ加工し、前記レジストパターン１０５および１０５ａ
を除去する。
１０５ａをマスクに、図１（ｂ）に示すように、前記多
結晶シリコン１０４とシリコン酸化膜１０３をエッチン
グ加工し、前記レジストパターン１０５および１０５ａ
を除去する。
【００３０】次に、図１（ｂ）に示すように、８００℃
のドライ酸化によって前記Ｐ型シリコン基板１０１上に
セルトランジスタのゲート絶縁膜となる厚さ１０ｎｍの
シリコン酸化膜１０６を形成する。この時、前記多結晶
シリコン１０４も同時に酸化され、前記多結晶シリコン
１０４の表面に薄いシリコン酸化膜（ＳｉＯ2 膜）１０
６が形成される。
のドライ酸化によって前記Ｐ型シリコン基板１０１上に
セルトランジスタのゲート絶縁膜となる厚さ１０ｎｍの
シリコン酸化膜１０６を形成する。この時、前記多結晶
シリコン１０４も同時に酸化され、前記多結晶シリコン
１０４の表面に薄いシリコン酸化膜（ＳｉＯ2 膜）１０
６が形成される。
【００３１】なお、前記セルトランジスタのゲート絶縁
膜および前記多結晶シリコン１０４上の絶縁膜として
は、ＳｉＯ2 膜に限らず、シリコン酸化膜を熱窒化した
膜、またはＳｉＮ膜、またはＳｉＯ2 膜とＳｉＮ膜の複
合膜を用いてもよい。
膜および前記多結晶シリコン１０４上の絶縁膜として
は、ＳｉＯ2 膜に限らず、シリコン酸化膜を熱窒化した
膜、またはＳｉＮ膜、またはＳｉＯ2 膜とＳｉＮ膜の複
合膜を用いてもよい。
【００３２】続いて、前記メモリセルのフローティング
ゲートおよび抵抗素子となる多結晶シリコン膜１０７を
周知のＬＰＣＶＤ法により厚さ１００ｎｍ形成し、図示
しないが、リン拡散あるいはリンイオンのイオン注入に
より前記多結晶シリコン１０７を所望の不純物濃度にし
ておく。その後、前記メモリセルのフローティングゲー
トおよび抵抗素子の形成予定領域にレジストパターン１
０８を形成する。
ゲートおよび抵抗素子となる多結晶シリコン膜１０７を
周知のＬＰＣＶＤ法により厚さ１００ｎｍ形成し、図示
しないが、リン拡散あるいはリンイオンのイオン注入に
より前記多結晶シリコン１０７を所望の不純物濃度にし
ておく。その後、前記メモリセルのフローティングゲー
トおよび抵抗素子の形成予定領域にレジストパターン１
０８を形成する。
【００３３】その後、前記レジストパターン１０８をマ
スクに、図１（ｃ）に示すように、前記多結晶シリコン
膜１０７およびシリコン酸化膜１０６をエッチング加工
した後、前記レジストパターン１０８を除去する。
スクに、図１（ｃ）に示すように、前記多結晶シリコン
膜１０７およびシリコン酸化膜１０６をエッチング加工
した後、前記レジストパターン１０８を除去する。
【００３４】次に、図１（ｃ）に示すように、８００℃
のドライ酸化によって２０ｎｍのシリコン酸化膜１０９
を全面に形成し、引き続きＬＰＣＶＤ法によりメモリセ
ルのコントロールゲートとなる１００ｎｍの多結晶シリ
コン１１０を形成する。
のドライ酸化によって２０ｎｍのシリコン酸化膜１０９
を全面に形成し、引き続きＬＰＣＶＤ法によりメモリセ
ルのコントロールゲートとなる１００ｎｍの多結晶シリ
コン１１０を形成する。
【００３５】その後、周辺トランジスタ形成領域以外の
領域にレジストパターン１１１を形成し、このレジスト
パターン１１１をマスクに、図２（ａ）に示すように、
周辺トランジスタ形成領域の多結晶シリコン１１０およ
びシリコン酸化膜１０９をエッチングした後、前記レジ
ストパターン１１１を除去する。
領域にレジストパターン１１１を形成し、このレジスト
パターン１１１をマスクに、図２（ａ）に示すように、
周辺トランジスタ形成領域の多結晶シリコン１１０およ
びシリコン酸化膜１０９をエッチングした後、前記レジ
ストパターン１１１を除去する。
【００３６】次に、図２（ａ）に示すように、高融点金
属シリサイド膜（例えばＷＳｉ）１１２を周知のスパッ
タリング法により全面（必ずしも全面でなくてもよい）
に３００ｎｍ堆積した後、周辺トランジスタ形成予定領
域とメモリセル形成予定領域にレジストパターン１１３
を形成する。なお、上記高融点金属シリサイド膜１１２
の代わりに、同じくゲート電極の配線抵抗削減を目的と
して、ポリシリコン膜を用いるようにしても良く、ある
いは高融点金属、例えばＷを用いるようにしても良い。
属シリサイド膜（例えばＷＳｉ）１１２を周知のスパッ
タリング法により全面（必ずしも全面でなくてもよい）
に３００ｎｍ堆積した後、周辺トランジスタ形成予定領
域とメモリセル形成予定領域にレジストパターン１１３
を形成する。なお、上記高融点金属シリサイド膜１１２
の代わりに、同じくゲート電極の配線抵抗削減を目的と
して、ポリシリコン膜を用いるようにしても良く、ある
いは高融点金属、例えばＷを用いるようにしても良い。
【００３７】その後、前記レジストパターン１１３をマ
スクに、図２（ｂ）に示すように、周辺トランジスタ形
成予定領域・メモリセル形成予定領域以外のＷＳｉ膜１
１２と多結晶シリコン１１０をエッチングする。
スクに、図２（ｂ）に示すように、周辺トランジスタ形
成予定領域・メモリセル形成予定領域以外のＷＳｉ膜１
１２と多結晶シリコン１１０をエッチングする。
【００３８】次に、前記レジストパターン１１３を残し
たまま、メモリセル形成予定領域以外にレジストパター
ン１１４を形成し、前記レジストパターン１１３と前記
レジストパターン１１４をマスクにして、図２（ｃ）に
示すように、前記シリコン酸化膜１０９と前記多結晶シ
リコン１０７をエッチングした後、前記レジストパター
ン１１３と前記レジストパターン１１４を除去する。
たまま、メモリセル形成予定領域以外にレジストパター
ン１１４を形成し、前記レジストパターン１１３と前記
レジストパターン１１４をマスクにして、図２（ｃ）に
示すように、前記シリコン酸化膜１０９と前記多結晶シ
リコン１０７をエッチングした後、前記レジストパター
ン１１３と前記レジストパターン１１４を除去する。
【００３９】その後、後酸化を行うことにより、図２
（ｃ）に示すように、周辺トランジスタおよびメモリセ
ルの表面にシリコン酸化膜１１５が形成される。その
後、図３（ａ）に示すように、メモリセルのソース・ド
レインの拡散層１１６と周辺トランジスタのソース・ド
レインの拡散層１１７を所望の濃度で形成する。その
際、前記多結晶シリコン１０７（アルミ配線層コンタク
ト形成予定領域を含む）および１０４が堆積している領
域にもイオン注入を行い、前記アルミ配線層コンタクト
形成予定領域の多結晶シリコン１０７と１０４との間に
あるシリコン酸化膜１０６を絶縁破壊し、多結晶シリコ
ン１０７と１０４とを電気的に導通させておく。
（ｃ）に示すように、周辺トランジスタおよびメモリセ
ルの表面にシリコン酸化膜１１５が形成される。その
後、図３（ａ）に示すように、メモリセルのソース・ド
レインの拡散層１１６と周辺トランジスタのソース・ド
レインの拡散層１１７を所望の濃度で形成する。その
際、前記多結晶シリコン１０７（アルミ配線層コンタク
ト形成予定領域を含む）および１０４が堆積している領
域にもイオン注入を行い、前記アルミ配線層コンタクト
形成予定領域の多結晶シリコン１０７と１０４との間に
あるシリコン酸化膜１０６を絶縁破壊し、多結晶シリコ
ン１０７と１０４とを電気的に導通させておく。
【００４０】その後、周知のＣＶＤ法によってパシベー
ション膜としてＢＰＳＧ膜１１８を厚さ１．８ｕｍ形成
する。その後、コンタクト形成予定領域にレジストパタ
ーン１１９を形成する。
ション膜としてＢＰＳＧ膜１１８を厚さ１．８ｕｍ形成
する。その後、コンタクト形成予定領域にレジストパタ
ーン１１９を形成する。
【００４１】次に、図３（ｂ）に示すように、前記レジ
ストパターン１１９をマスクにして前記ＢＰＳＧ膜１１
８をエッチングすることによってコンタクト開孔を行
う。その後、前記レジストパターン１１９を除去した
後、アルミ配線１２０を形成する。
ストパターン１１９をマスクにして前記ＢＰＳＧ膜１１
８をエッチングすることによってコンタクト開孔を行
う。その後、前記レジストパターン１１９を除去した
後、アルミ配線１２０を形成する。
【００４２】なお、前記ＢＰＳＧ膜１１８にコンタクト
開孔を行う時、高抵抗素子の上層の多結晶シリコン１０
７は、シリコン酸化膜１１５に対するエッチング選択比
が低いのでエッチングされてしまうが、下層の多結晶シ
リコン膜１０４がエッチングストッパとして働くので、
高抵抗素子から基板へのリーク電流は防止される。
開孔を行う時、高抵抗素子の上層の多結晶シリコン１０
７は、シリコン酸化膜１１５に対するエッチング選択比
が低いのでエッチングされてしまうが、下層の多結晶シ
リコン膜１０４がエッチングストッパとして働くので、
高抵抗素子から基板へのリーク電流は防止される。
【００４３】この場合、前記多結晶シリコン１０７とア
ルミ配線層１２０との接合面積が小さくなって両者の接
触面積が少なくなってしまうが、先の工程で、多結晶シ
リコン１０７と多結晶シリコン１０４とを電気的に導通
させているので、抵抗素子とアルミ配線層とのコンタク
ト抵抗は、多結晶シリコン１０７とアルミ配線層１２０
との接合面積および多結晶シリコン１０４とアルミ配線
層１２０との接合面積の和で決まるので、抵抗素子とア
ルミ配線層とのコンタクト抵抗を下げることができる。
ルミ配線層１２０との接合面積が小さくなって両者の接
触面積が少なくなってしまうが、先の工程で、多結晶シ
リコン１０７と多結晶シリコン１０４とを電気的に導通
させているので、抵抗素子とアルミ配線層とのコンタク
ト抵抗は、多結晶シリコン１０７とアルミ配線層１２０
との接合面積および多結晶シリコン１０４とアルミ配線
層１２０との接合面積の和で決まるので、抵抗素子とア
ルミ配線層とのコンタクト抵抗を下げることができる。
【００４４】また、コンタクト抵抗をさらに下げたいな
らば、多結晶シリコン１０７と１０４の間にあるシリコ
ン酸化膜１０６をエッチングにより除去しておけばよ
い。前記したようにエッチングストッパとして働いた多
結晶シリコン酸化膜１０４は、レジストパターン１０５
および１０５ａを形成するためのマスクパターンを修正
するだけで特別な工程を増やすことなく形成することが
できる。
らば、多結晶シリコン１０７と１０４の間にあるシリコ
ン酸化膜１０６をエッチングにより除去しておけばよ
い。前記したようにエッチングストッパとして働いた多
結晶シリコン酸化膜１０４は、レジストパターン１０５
および１０５ａを形成するためのマスクパターンを修正
するだけで特別な工程を増やすことなく形成することが
できる。
【００４５】即ち、工程を増加することなく、薄膜のフ
ローティングゲートにアルミ配線層のコンタクトを容易
に形成できるものである。即ち、上記した第１の実施の
形態では、ポリシリコン膜１０７上の絶縁膜１０９およ
びＢＰＳＧ膜１１８にコンタクト開孔を行う時、予めコ
ンタクトホール直下の領域に絶縁膜１０６を介して少な
くとも前記絶縁膜１０９に対してエッチング選択比を有
するエッチングストッパ膜１０４を形成しておくことに
より、薄膜のポリシリコン膜１０７を用いた抵抗素子を
コンタクトホールが突き抜けてしまっても、エッチング
ストッパ膜１０４で下地基板への突き抜けを防ぐことが
できる。従って、抵抗素子用のポリシリコン膜１０７を
高速動作・高信頼性確保に必要な所望の膜厚まで薄膜化
することが可能になる。
ローティングゲートにアルミ配線層のコンタクトを容易
に形成できるものである。即ち、上記した第１の実施の
形態では、ポリシリコン膜１０７上の絶縁膜１０９およ
びＢＰＳＧ膜１１８にコンタクト開孔を行う時、予めコ
ンタクトホール直下の領域に絶縁膜１０６を介して少な
くとも前記絶縁膜１０９に対してエッチング選択比を有
するエッチングストッパ膜１０４を形成しておくことに
より、薄膜のポリシリコン膜１０７を用いた抵抗素子を
コンタクトホールが突き抜けてしまっても、エッチング
ストッパ膜１０４で下地基板への突き抜けを防ぐことが
できる。従って、抵抗素子用のポリシリコン膜１０７を
高速動作・高信頼性確保に必要な所望の膜厚まで薄膜化
することが可能になる。
【００４６】上記方法により製造された不揮発性メモリ
の構造において、コンタクトホールがエッチングストッ
パ膜１０４まで突き抜けた場合、ポリシリコン膜１０７
とそれに接続される配線層との接触面積は急激に下り、
両者のコンタクト抵抗は大幅に上昇する。高抵抗素子と
して充分高い抵抗値が必要な場合は問題はないが、高抵
抗素子としてある程度低い所望の抵抗値が必要な場合
は、以下の手法（１）、（２）により高抵抗素子とそれ
に接続される配線層とのコンタクト抵抗の上昇を抑制す
ることが可能になる。
の構造において、コンタクトホールがエッチングストッ
パ膜１０４まで突き抜けた場合、ポリシリコン膜１０７
とそれに接続される配線層との接触面積は急激に下り、
両者のコンタクト抵抗は大幅に上昇する。高抵抗素子と
して充分高い抵抗値が必要な場合は問題はないが、高抵
抗素子としてある程度低い所望の抵抗値が必要な場合
は、以下の手法（１）、（２）により高抵抗素子とそれ
に接続される配線層とのコンタクト抵抗の上昇を抑制す
ることが可能になる。
【００４７】（１）前記したようにポリシリコン膜１０
７とエッチングストッパ膜１０４との間の絶縁膜１０９
を絶縁破壊し、ポリシリコン膜１０７とエッチングスト
ッパ膜１０４とを電気的に接続しておく。
７とエッチングストッパ膜１０４との間の絶縁膜１０９
を絶縁破壊し、ポリシリコン膜１０７とエッチングスト
ッパ膜１０４とを電気的に接続しておく。
【００４８】（２）エッチングストッパ膜１０４の少な
くとも一部上にポリシリコン膜１０７を積層し、ポリシ
リコン膜１０７とエッチングストッパ膜１０４とを電気
的に接続しておく。
くとも一部上にポリシリコン膜１０７を積層し、ポリシ
リコン膜１０７とエッチングストッパ膜１０４とを電気
的に接続しておく。
【００４９】また、前記エッチングストッパ膜１０４の
形成に際しては、同一基板上に存在するＭＯＳトランジ
スタのゲート電極配線層で用いているポリシリコン膜１
０４の一部を用いるので、特別なポリシリコンを堆積す
る必要がなく、工程の増加はなく、製造コストの上昇に
繋がらない。
形成に際しては、同一基板上に存在するＭＯＳトランジ
スタのゲート電極配線層で用いているポリシリコン膜１
０４の一部を用いるので、特別なポリシリコンを堆積す
る必要がなく、工程の増加はなく、製造コストの上昇に
繋がらない。
【００５０】図４乃至図６は、本発明の第２の実施の形
態に係る半導体の製造方法における主要工程での基板断
面構造の一部を示している。この半導体装置は、周辺回
路で２種類の多結晶シリコン膜を使用しており、高い電
源電圧が印加されるＨＶ系トランジスタ（例えば周辺ト
ランジスタ）と、前記ＨＶ系トランジスタよりも低い電
源電圧が印加されるＬＶ系トランジスタと、前記ＬＶ系
トランジスタの動作可能な電源電圧を設定するために使
用される抵抗素子が同一基板上に存在する。
態に係る半導体の製造方法における主要工程での基板断
面構造の一部を示している。この半導体装置は、周辺回
路で２種類の多結晶シリコン膜を使用しており、高い電
源電圧が印加されるＨＶ系トランジスタ（例えば周辺ト
ランジスタ）と、前記ＨＶ系トランジスタよりも低い電
源電圧が印加されるＬＶ系トランジスタと、前記ＬＶ系
トランジスタの動作可能な電源電圧を設定するために使
用される抵抗素子が同一基板上に存在する。
【００５１】次に、上記半導体装置の製造工程を説明す
る。まず、図４（ａ）に示すように、周知のＬＯＣＯＳ
法により厚さ７００ｎｍの素子分離膜２０２を形成した
Ｐ型シリコン基板２０１の表面に、９５０℃のドライ酸
化によって周辺トランジスタのゲート絶縁膜となる３０
ｎｍのシリコン酸化膜（ＳｉＯ2 膜）２０３を形成す
る。
る。まず、図４（ａ）に示すように、周知のＬＯＣＯＳ
法により厚さ７００ｎｍの素子分離膜２０２を形成した
Ｐ型シリコン基板２０１の表面に、９５０℃のドライ酸
化によって周辺トランジスタのゲート絶縁膜となる３０
ｎｍのシリコン酸化膜（ＳｉＯ2 膜）２０３を形成す
る。
【００５２】なお、前記周辺トランジスタのゲート絶縁
膜としては、ＳｉＯ2 膜１０３に限らず、シリコン酸化
膜を熱窒化した膜、またはＳｉＮ膜、またはＳｉＯ2 膜
とＳｉＮ膜の複合膜を用いてもよい。
膜としては、ＳｉＯ2 膜１０３に限らず、シリコン酸化
膜を熱窒化した膜、またはＳｉＮ膜、またはＳｉＯ2 膜
とＳｉＮ膜の複合膜を用いてもよい。
【００５３】続いて、前記周辺トランジスタのゲート電
極および抵抗素子となる多結晶シリコン２０４を周知の
ＬＰＣＶＤ法により厚さ１００ｎｍ形成する。その後、
図示しないが、リン拡散あるいはリンイオンのイオン注
入により前記多結晶シリコン２０４を所望の不純物濃度
にしておく。
極および抵抗素子となる多結晶シリコン２０４を周知の
ＬＰＣＶＤ法により厚さ１００ｎｍ形成する。その後、
図示しないが、リン拡散あるいはリンイオンのイオン注
入により前記多結晶シリコン２０４を所望の不純物濃度
にしておく。
【００５４】次に、周知のリソグラフィ技術を用いて、
周辺トランジスタ形成予定領域にはレジストパターン２
０５、抵抗素子と金属配線層（例えばアルミ配線層）と
のコンタクトの形成予定領域を含む領域にはレジストパ
ターン２０５ａを形成する。前記レジストパターン２０
５ａは、抵抗素子のアルミ配線層コンタクト部よりも大
きければ、抵抗素子形成予定領域よりも小さくてもかま
わない。
周辺トランジスタ形成予定領域にはレジストパターン２
０５、抵抗素子と金属配線層（例えばアルミ配線層）と
のコンタクトの形成予定領域を含む領域にはレジストパ
ターン２０５ａを形成する。前記レジストパターン２０
５ａは、抵抗素子のアルミ配線層コンタクト部よりも大
きければ、抵抗素子形成予定領域よりも小さくてもかま
わない。
【００５５】その後、前記レジトパターン２０５および
２０５ａをマスクに、図４（ｂ）に示すように、前記多
結晶シリコン２０４とシリコン酸化膜２０３とをエッチ
ング加工した後、前記レジストパターン２０５および２
０５ａを除去する。
２０５ａをマスクに、図４（ｂ）に示すように、前記多
結晶シリコン２０４とシリコン酸化膜２０３とをエッチ
ング加工した後、前記レジストパターン２０５および２
０５ａを除去する。
【００５６】次に、図４（ｂ）に示すように、８００℃
のドライ酸化によってＬＶ系トランジスタのゲート絶縁
膜となる厚さ１０ｎｍのシリコン酸化膜２０６を前記Ｐ
型シリコン基板２０１上に形成する。この時、前記多結
晶シリコン２０４も同時に酸化され、その表面に薄いシ
リコン酸化膜（ＳｉＯ2 膜）２０６が形成される。
のドライ酸化によってＬＶ系トランジスタのゲート絶縁
膜となる厚さ１０ｎｍのシリコン酸化膜２０６を前記Ｐ
型シリコン基板２０１上に形成する。この時、前記多結
晶シリコン２０４も同時に酸化され、その表面に薄いシ
リコン酸化膜（ＳｉＯ2 膜）２０６が形成される。
【００５７】なお、前記セルトランジスタのゲート絶縁
膜および前記多結晶シリコン２０４上の絶縁膜として
は、ＳｉＯ2 膜に限らず、シリコン酸化膜を熱窒化した
膜、またはＳｉＮ膜、またはＳｉＯ2 膜とＳｉＮ膜の複
合膜を用いてもよい。
膜および前記多結晶シリコン２０４上の絶縁膜として
は、ＳｉＯ2 膜に限らず、シリコン酸化膜を熱窒化した
膜、またはＳｉＮ膜、またはＳｉＯ2 膜とＳｉＮ膜の複
合膜を用いてもよい。
【００５８】続いて、前記ＬＶ系トランジスタおよび抵
抗素子となる多結晶シリコン膜２０７を周知のＬＰＣＶ
Ｄ法により厚さ１００ｎｍ形成し、図示しないが、リン
拡散あるいはリンイオンのイオン注入により前記多結晶
シリコン２０７を所望の不純物濃度にしておく。その
後、前記ＬＶ系トランジスタおよび抵抗素子の形成予定
領域にレジストパターン２０８を形成する。
抗素子となる多結晶シリコン膜２０７を周知のＬＰＣＶ
Ｄ法により厚さ１００ｎｍ形成し、図示しないが、リン
拡散あるいはリンイオンのイオン注入により前記多結晶
シリコン２０７を所望の不純物濃度にしておく。その
後、前記ＬＶ系トランジスタおよび抵抗素子の形成予定
領域にレジストパターン２０８を形成する。
【００５９】その後、前記レジストパターン２０８をマ
スクに、図４（ｃ）に示すように、前記多結晶シリコン
膜２０７およびシリコン酸化膜２０６をエッチング加工
した後、前記レジストパターン２０８を除去する。
スクに、図４（ｃ）に示すように、前記多結晶シリコン
膜２０７およびシリコン酸化膜２０６をエッチング加工
した後、前記レジストパターン２０８を除去する。
【００６０】その後、図示しないが、前記抵抗素子の多
結晶シリコン２０７（アルミ配線層コンタクト形成予定
領域を含む）と多結晶シリコン酸化膜２０４とが堆積し
ている領域にイオン注入を行い、多結晶シリコン２０７
と多結晶シリコン酸化膜２０４との間にあるシリコン酸
化膜２０６を絶縁破壊し、多結晶シリコン２０７と多結
晶シリコン酸化膜２０４とを電気的に導通させておく。
この時に使用するレジストパターンは、図示しないが、
図４（ｃ）に示すＳｉＯ2 膜２０９を形成する際に使用
するレジストパターン２０９を用いてもよい。
結晶シリコン２０７（アルミ配線層コンタクト形成予定
領域を含む）と多結晶シリコン酸化膜２０４とが堆積し
ている領域にイオン注入を行い、多結晶シリコン２０７
と多結晶シリコン酸化膜２０４との間にあるシリコン酸
化膜２０６を絶縁破壊し、多結晶シリコン２０７と多結
晶シリコン酸化膜２０４とを電気的に導通させておく。
この時に使用するレジストパターンは、図示しないが、
図４（ｃ）に示すＳｉＯ2 膜２０９を形成する際に使用
するレジストパターン２０９を用いてもよい。
【００６１】次に、図４（ｃ）に示すように、ＳｉＯ2
膜を全面（必ずしも全面でなくてもよい）に堆積し、図
示しないがレジストパターンを用いて、抵抗素子形成予
定領域にＳｉＯ2 膜２０９を形成する。
膜を全面（必ずしも全面でなくてもよい）に堆積し、図
示しないがレジストパターンを用いて、抵抗素子形成予
定領域にＳｉＯ2 膜２０９を形成する。
【００６２】その後、リンイオンを注入することによ
り、多結晶ポリシリコン２０４と多結晶ポリシリコン２
０７とを所望の不純物濃度にする。この時、抵抗素子形
成領域はＳｉＯ2 膜２０９により覆われており、不純物
はドーピングされない。
り、多結晶ポリシリコン２０４と多結晶ポリシリコン２
０７とを所望の不純物濃度にする。この時、抵抗素子形
成領域はＳｉＯ2 膜２０９により覆われており、不純物
はドーピングされない。
【００６３】次に、図５（ａ）に示すように、高融点金
属シリサイド膜（例えばＷＳｉ）２１０を周知のスパッ
タリング法により全面（必ずしも全面でなくてもよい）
に３００ｎｍ堆積した後、ＬＶ系トランジスタ形成予定
領域およびＨＶ系トランジスタ形成予定領域にレジスト
パターン２１１を形成する。
属シリサイド膜（例えばＷＳｉ）２１０を周知のスパッ
タリング法により全面（必ずしも全面でなくてもよい）
に３００ｎｍ堆積した後、ＬＶ系トランジスタ形成予定
領域およびＨＶ系トランジスタ形成予定領域にレジスト
パターン２１１を形成する。
【００６４】その後、前記レジストパターン２１１をマ
スクに、図５（ｂ）に示すように、前記ＷＳｉ膜２１０
と多結晶シリコン膜２０７とをエッチング加工した後、
レジストパターン２１１を除去する。
スクに、図５（ｂ）に示すように、前記ＷＳｉ膜２１０
と多結晶シリコン膜２０７とをエッチング加工した後、
レジストパターン２１１を除去する。
【００６５】その後、後酸化を行うことにより、図５
（ｂ）に示すように、ＬＶ系トランジスタとＨＶ系トラ
ンジスタの表面にシリコン酸化膜２１２が形成される。
その後、図５（ｃ）に示すように、ソース・ドレインの
拡散層２１３を所望の濃度で形成する。
（ｂ）に示すように、ＬＶ系トランジスタとＨＶ系トラ
ンジスタの表面にシリコン酸化膜２１２が形成される。
その後、図５（ｃ）に示すように、ソース・ドレインの
拡散層２１３を所望の濃度で形成する。
【００６６】次に、周知のＣＶＤ法によってパシベーシ
ョン膜としてＢＰＳＧ膜２１４を厚さ１．８ｕｍ形成す
る。その後、コンタクト形成予定領域にレジストパター
ン２１５を形成する。
ョン膜としてＢＰＳＧ膜２１４を厚さ１．８ｕｍ形成す
る。その後、コンタクト形成予定領域にレジストパター
ン２１５を形成する。
【００６７】次に、前記レジストパターン２１５をマス
クにして、図６に示すように、前記ＢＰＳＧ膜２１５を
エッチングすることによってコンタクト開孔を行う。そ
の後、前記レジストパターン２１５を除去した後、アル
ミ配線２１６を形成する。
クにして、図６に示すように、前記ＢＰＳＧ膜２１５を
エッチングすることによってコンタクト開孔を行う。そ
の後、前記レジストパターン２１５を除去した後、アル
ミ配線２１６を形成する。
【００６８】なお、前記ＢＰＳＧ膜２１５にコンタクト
開孔を行う時、高抵抗素子の上層の多結晶シリコン２０
７は、シリコン酸化膜２０９に対するエッチング選択比
が低いのでエッチングされてしまうが、下層の多結晶シ
リコン膜２０４がエッチングストッパとして働くので、
高抵抗素子から基板へのリーク電流は防止される。
開孔を行う時、高抵抗素子の上層の多結晶シリコン２０
７は、シリコン酸化膜２０９に対するエッチング選択比
が低いのでエッチングされてしまうが、下層の多結晶シ
リコン膜２０４がエッチングストッパとして働くので、
高抵抗素子から基板へのリーク電流は防止される。
【００６９】この場合、前記多結晶シリコン２０７とア
ルミ配線層２１６との接合面積が小さくなって両者の接
触面積が少なくなってしまうが、先の工程で、多結晶シ
リコン２０７と多結晶シリコン２０４とを電気的に導通
させているので、抵抗素子とアルミ配線層とのコンタク
ト抵抗は、多結晶シリコン２０７とアルミ配線層２１６
との接合面積および多結晶シリコン２０４とアルミ配線
層２１６との接合面積の和で決まるので、抵抗素子とア
ルミ配線層とのコンタクト抵抗を下げることができる。
ルミ配線層２１６との接合面積が小さくなって両者の接
触面積が少なくなってしまうが、先の工程で、多結晶シ
リコン２０７と多結晶シリコン２０４とを電気的に導通
させているので、抵抗素子とアルミ配線層とのコンタク
ト抵抗は、多結晶シリコン２０７とアルミ配線層２１６
との接合面積および多結晶シリコン２０４とアルミ配線
層２１６との接合面積の和で決まるので、抵抗素子とア
ルミ配線層とのコンタクト抵抗を下げることができる。
【００７０】また、コンタクト抵抗をさらに下げたいな
らば、多結晶シリコン２０７と２０４の間にあるシリコ
ン酸化膜２０６をエッチングにより除去しておけばよ
い。前記したようにエッチングストッパとして働いた多
結晶シリコン酸化膜２０４は、レジストパターン２０５
および２０５ａを形成するためのマスクパターンを修正
し、抵抗素子のアルミ配線層コンタクト抵抗を下げるた
めのイオン注入工程を追加することにより、容易に形成
することができる。
らば、多結晶シリコン２０７と２０４の間にあるシリコ
ン酸化膜２０６をエッチングにより除去しておけばよ
い。前記したようにエッチングストッパとして働いた多
結晶シリコン酸化膜２０４は、レジストパターン２０５
および２０５ａを形成するためのマスクパターンを修正
し、抵抗素子のアルミ配線層コンタクト抵抗を下げるた
めのイオン注入工程を追加することにより、容易に形成
することができる。
【００７１】即ち、上記した第２の実施の形態では、従
来例に比べて、抵抗素子のアルミ配線層コンタクト抵抗
を下げるためのイオン注入工程を増加するだけで薄膜の
多結晶シリコン２０７にアルミ配線層２１６のコンタク
トを容易に形成できる。
来例に比べて、抵抗素子のアルミ配線層コンタクト抵抗
を下げるためのイオン注入工程を増加するだけで薄膜の
多結晶シリコン２０７にアルミ配線層２１６のコンタク
トを容易に形成できる。
【００７２】なお、上記した第２の実施の形態では、Ｌ
Ｖ系の多結晶ポリシリコンを高抵抗素子として用い、Ｈ
Ｖ系トランジスタの多結晶ポリシリコンをエッチングス
トッパに用いたが、ＨＶ系トランジスタの多結晶ポリシ
リコンを高抵抗素子として用いる場合には、ＬＶ系の多
結晶ポリシリコンをエッチングストッパに用いれば同様
の効果が得られる。
Ｖ系の多結晶ポリシリコンを高抵抗素子として用い、Ｈ
Ｖ系トランジスタの多結晶ポリシリコンをエッチングス
トッパに用いたが、ＨＶ系トランジスタの多結晶ポリシ
リコンを高抵抗素子として用いる場合には、ＬＶ系の多
結晶ポリシリコンをエッチングストッパに用いれば同様
の効果が得られる。
【００７３】
【発明の効果】上述したように本発明によれば、抵抗素
子として高速動作・高信頼性確保のために不可欠な寄生
容量が小さい薄膜のポリシリコンの利用を可能とし、工
程を増やすことなくプロセスマージンを拡大し、抵抗素
子と下地基板間のリークによる不良を解消し、高い歩留
まりを保証し得る半導体装置およびその製造方法を提供
することができる。
子として高速動作・高信頼性確保のために不可欠な寄生
容量が小さい薄膜のポリシリコンの利用を可能とし、工
程を増やすことなくプロセスマージンを拡大し、抵抗素
子と下地基板間のリークによる不良を解消し、高い歩留
まりを保証し得る半導体装置およびその製造方法を提供
することができる。
【図１】本発明の第１の実施の形態に係る不揮発性メモ
リの製造方法における主要工程の一部を示す断面図。
リの製造方法における主要工程の一部を示す断面図。
【図２】図１に続く製造工程を示す断面図。
【図３】図２に続く製造工程を示す断面図。
【図４】本発明の第２の実施の形態に係る半導体装置の
製造方法を示す断面図。
製造方法を示す断面図。
【図５】図４に続く製造工程を示す断面図。
【図６】図５に続く製造工程を示す断面図。
【図７】従来の不揮発性メモリの製造方法における工程
の一部を示す断面図。
の一部を示す断面図。
【図８】図７に続く製造工程を示す断面図。
【図９】図８に続く製造工程を示す断面図。
１０１、２０１…シリコン基板、 １０２、２０２…フィールド酸化膜、 １０３、１０６、１０９、１１５、１１８、２０３、２
０６、２０９、２１２、２１４…シリコン酸化膜、 １０５、１０５ａ…フォトレジストパターン、 １１６、１１７、２１３…不純物拡散層、 １０４、１０７、１１０、２０４、２０７…ポリシリコ
ン膜、 １１２、２１０…高融点金属シリサイド膜、 １２０、２１６…金属配線層。
０６、２０９、２１２、２１４…シリコン酸化膜、 １０５、１０５ａ…フォトレジストパターン、 １１６、１１７、２１３…不純物拡散層、 １０４、１０７、１１０、２０４、２０７…ポリシリコ
ン膜、 １１２、２１０…高融点金属シリサイド膜、 １２０、２１６…金属配線層。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792
Claims (24)
- 【請求項１】 半導体基板上に形成された第１の絶縁膜
と、 前記第１の絶縁膜の上方に形成された第１の導電性膜
と、 前記第１の導電性膜上に形成された第２の絶縁膜と、 前記第２の絶縁膜に開口されたコンタクトホールを介し
て前記第１の導電性膜に接続された金属配線層と、 前記コンタクトホールの直下の領域で前記第１の絶縁膜
の上に形成され、前記第２の絶縁膜に対してエッチング
選択比を有するエッチングストッパ膜と、 前記エッチングストッパ膜と前記第１の導電性膜との間
に介在する第３の絶縁膜とを具備することを特徴とする
半導体装置。 - 【請求項２】 前記エッチングストッパ膜は第２の導電
性膜であり、かつ、前記第３の絶縁膜が絶縁破壊されて
おり、前記エッチングストッパ膜と前記第１の導電性膜
とが電気的に接続されていることを特徴とする請求項１
記載の半導体装置。 - 【請求項３】 前記エッチングストッパ膜は第２の導電
性膜であり、かつ、前記エッチングストッパ膜の少なく
とも一部が前記第１の導電性膜と積層されていることを
特徴とする請求項１または２記載の半導体装置。 - 【請求項４】 前記エッチングストッパ膜は第２の導電
性膜であり、かつ、同一基板上に存在するＭＯＳトラン
ジスタのゲート電極配線層の少なくとも１部として形成
されていることを特徴とする請求項１乃至３のいずれか
１つに記載の半導体装置。 - 【請求項５】 半導体基板の表面上に素子分離絶縁膜お
よび第１のゲート絶縁膜を形成する工程と、 前記素子分離絶縁膜の上および前記第１のゲート絶縁膜
の上にエッチングストッパ膜となる第１の多結晶シリコ
ン膜を形成する工程と、 前記エッチングストッパ膜の形成領域に第１のレジスト
パターンを形成する工程と、 前記第１のレジストパターンをマスクにして前記エッチ
ングストッパ膜の形成領域以外の前記第１の多結晶シリ
コン膜を除去するとともに前記エッチングストッパ膜を
パターニングする工程と、 前記第１のレジストパターンを剥離する工程と、 前記素子分離絶縁膜の上および前記第１のゲート絶縁膜
の上および前記エッチングストッパ膜の上に第２の多結
晶シリコン膜を形成する工程と、 前記第２の多結晶シリコン膜をパターニングするための
第２のレジストパターンを形成する工程と、 前記第２のレジストパターンをマスクにして前記第２の
多結晶シリコン膜をパターニングする工程と、 前記第２のレジストパターンを剥離した後、全面に層間
絶縁膜を形成する工程と、 前記層間絶縁膜に前記エッチングストッパ膜の上層の前
記第２の多結晶シリコン膜に連なるコンタクトホールを
開孔する工程と、 前記コンタクトホールを通して前記第２の多結晶シリコ
ン膜にコンタクトする金属配線層を前記層間絶縁膜の上
に形成する工程とを具備することを特徴とする半導体装
置の製造方法。 - 【請求項６】 前記第１の多結晶シリコン膜は予め不純
物を含んだ多結晶シリコンである、または、前記第１の
多結晶シリコン膜を形成する工程と前記エッチングスト
ッパ膜をパターニングする工程との間に前記第１の多結
晶シリコン膜に不純物を導入する工程を具備することを
特徴とする請求項５記載の半導体装置の製造方法。 - 【請求項７】 前記第２の多結晶シリコン膜は予め不純
物を含んだ多結晶シリコンである、または、前記第２の
多結晶シリコン膜に不純物を導入する工程を具備するこ
とを特徴とする請求項５または６記載の半導体装置の製
造方法。 - 【請求項８】 前記第１のレジストパターンを剥離する
工程と前記第２の多結晶シリコン膜を形成する工程との
間に、前記素子分離絶縁膜の上および前記第１のゲート
絶縁膜の上および前記エッチングストッパ膜の上に第２
のゲート絶縁膜を形成する工程を具備することを特徴と
する請求項５乃至７のいずれか１つに記載の半導体装置
の製造方法。 - 【請求項９】 半導体基板上に素子分離絶縁膜および第
１のゲート絶縁膜を形成する工程と、 前記素子分離絶縁膜の上および前記第１のゲート絶縁膜
の上にエッチングストッパ膜となる第１の多結晶シリコ
ン膜を形成する工程と、 前記エッチングストッパ膜の形成領域に第１のレジスト
パターンを形成する工程と、 前記第１のレジストパターンをマスクにして前記エッチ
ングストッパ膜の形成領域以外の前記第１の多結晶シリ
コン膜を除去するとともに前記エッチングストッパ膜を
パターニングする工程と、 前記第１のレジストパターンを剥離した後、前記素子分
離絶縁膜の上および前記第１のゲート絶縁膜の上および
前記エッチングストッパ膜の上に第２のゲート絶縁膜と
第２の多結晶シリコン膜を順次形成する工程と、 前記エッチングストッパ膜と前記第２の絶縁膜と前記第
２の多結晶シリコン膜が堆積されている領域の一部にイ
オン注入を行い前記エッチングストッパ膜と前記第２の
多結晶シリコン膜の間にある前記第２の絶縁膜を絶縁破
壊する工程と、 前記第２の多結晶シリコン膜をパターニングするための
第２のレジストパターンを形成する工程と、 前記第２のレジストパターンをマスクにして前記第２の
多結晶シリコン膜をパターニングする工程と、 前記第２のレジストパターンを剥離した後、全面に層間
絶縁膜を形成する工程と、 前記層間絶縁膜に前記エッチングストッパ膜の上層の前
記第２の多結晶シリコン膜に連なるコンタクトホールを
開孔する工程と、 前記コンタクトホールを通して前記第２の多結晶シリコ
ン膜にコンタクトする金属配線層を前記層間絶縁膜の上
に形成する工程とを具備することを特徴とする半導体装
置の製造方法。 - 【請求項１０】 前記第１の多結晶シリコン膜は予め不
純物を含んだ多結晶シリコンである、または、前記第１
の多結晶シリコン膜を形成する工程と前記エッチングス
トッパ膜をパターニングする工程との間に前記第１の多
結晶シリコン膜に不純物を導入する工程を具備すること
を特徴とする請求項９記載の半導体装置の製造方法。 - 【請求項１１】 前記第２の多結晶シリコン膜は予め不
純物を含んだ多結晶シリコンである、または、前記第２
の多結晶シリコン膜に不純物を導入する工程を具備する
ことを特徴とする請求項９または１０記載の半導体装置
の製造方法。 - 【請求項１２】 半導体基板上に素子分離絶縁膜および
第１のゲート絶縁膜を形成する工程と、 前記素子分離絶縁膜の上および前記第１のゲート絶縁膜
の上にエッチングストッパ膜となる第１の多結晶シリコ
ン膜を形成する工程と、 前記エッチングストッパ膜の形成領域に第１のレジスト
パターンを形成する工程と、 前記第１のレジストパターンをマスクにして前記エッチ
ングストッパ膜の形成領域以外の前記第１の多結晶シリ
コン膜を除去するとともに前記エッチングストッパ膜を
パターニングする工程と、 前記第１のレジストパターンを剥離した後、前記素子分
離絶縁膜の上および前記第１のゲート絶縁膜の上および
前記エッチングストッパ膜の上に第２の絶縁膜を形成す
る工程と、 前記エッチングストッパ膜の上の第２の絶縁膜の一部を
除去する工程と、 前記素子分離絶縁膜の上および前記第１のゲート絶縁膜
の上および前記エッチングストッパ膜の上に第２の多結
晶シリコン膜を形成する工程と、 前記第２の多結晶シリコン膜をパターニングするための
第２のレジストパターンを形成する工程と、 前記第２のレジストパターンをマスクにして前記第２の
多結晶シリコン膜をパターニングする工程と、 前記第２のレジストパターンを剥離した後、全面に層間
絶縁膜を形成する工程と、 前記層間絶縁膜に前記エッチングストッパ膜の上層の前
記第２の多結晶シリコン膜に連なるコンタクトホールを
開孔する工程と、 前記コンタクトホールを通して前記第２の多結晶シリコ
ン膜にコンタクトする金属配線層を前記層間絶縁膜の上
に形成する工程とを具備することを特徴とする半導体装
置の製造方法。 - 【請求項１３】 前記第１の多結晶シリコン膜は予め不
純物を含んだ多結晶シリコンである、または、前記第１
の多結晶シリコン膜を形成する工程と前記エッチングス
トッパ膜をパターニングする工程との間に前記第１の多
結晶シリコン膜に不純物を導入する工程を具備すること
を特徴とする請求項１２記載の半導体装置の製造方法。 - 【請求項１４】 前記第２の多結晶シリコン膜は予め不
純物を含んだ多結晶シリコンである、または、前記第２
の多結晶シリコン膜に不純物を導入する工程を具備する
ことを特徴とする請求項１２または１３記載の半導体装
置の製造方法。 - 【請求項１５】 同一半導体基板上にそれぞれ異なる膜
厚のゲート絶縁膜を有する第１のＭＯＳ型トランジスタ
および第２のＭＯＳ型トランジスタならびに抵抗素子が
混在してなる半導体装置の製造方法であって、 半導体基板上に素子分離絶縁膜および第１のＭＯＳ型ト
ランジスタの第１のゲート絶縁膜を形成する工程と、 前記素子分離絶縁膜の上および前記第１のゲート絶縁膜
の上にエッチングストッパ膜および第１のＭＯＳ型トラ
ンジスタのゲート電極となる第１の多結晶シリコン膜を
形成する工程と、 前記エッチングストッパ膜の形成領域および前記第１の
ＭＯＳ型トランジスタのゲート電極の形成領域に第１の
レジストパターンを形成する工程と、 前記第１のレジストパターンをマスクにして前記第１の
多結晶シリコン膜および前記第１のゲート絶縁膜を除去
する工程と、 前記第１のレジストパターンを剥離した後、前記素子分
離絶縁膜の上および前記第１の多結晶シリコン膜の上に
前記第１のゲート絶縁膜とは異なる膜厚の第２のゲート
絶縁膜を形成する工程と、 前記第２のゲート絶縁膜の上に前記第２のＭＯＳ型トラ
ンジスタのゲート電極および前記抵抗素子となる第２の
多結晶シリコン膜を形成する工程と、 前記エッチングストッパ膜と前記第２のゲート絶縁膜と
前記第２の多結晶シリコン膜が堆積されている領域の一
部にイオン注入を行い前記エッチングストッパ膜と前記
第２の多結晶シリコン膜の間にある前記第２のゲート絶
縁膜を絶縁破壊する工程と、 前記抵抗素子の形成予定領域に第３の絶縁膜を形成する
工程と、 前記第１の多結晶シリコン膜と前記第２の多結晶シリコ
ン膜に不純物を導入する工程と、 全面に導電性膜を形成する工程と、 前記第１のＭＯＳ型トランジスタのゲート電極と前記第
２のＭＯＳ型トランジスタのゲート電極となる領域に第
３のレジストパターンを形成する工程と、 前記第３のレジストパターンをマスクに前記第１のＭＯ
Ｓ型トランジスタのゲート電極と前記第２のＭＯＳ型ト
ランジスタのゲート電極を形成すると同時に前記抵抗素
子を形成する工程と、 前記第１のＭＯＳ型トランジスタのソース・ドレインを
形成する工程と、 前記第２のＭＯＳ型トランジスタのソース・ドレインを
形成する工程と、 全面に層間絶縁膜を形成する工程と、 前記層間絶縁膜に前記エッチングストッパ膜の上層の前
記第２の多結晶シリコン膜に連なるコンタクトホールを
開孔する工程と、 前記コンタクトホールを通して前記第２の多結晶シリコ
ン膜にコンタクトする金属配線層を前記層間絶縁膜の上
に形成する工程とを具備することを特徴とする半導体装
置の製造方法。 - 【請求項１６】 同一半導体基板上にそれぞれ異なる膜
厚のゲート絶縁膜を有する第１のＭＯＳ型トランジスタ
および第２のＭＯＳ型トランジスタならびに抵抗素子が
混在してなる半導体装置の製造方法であって、 半導体基板上に素子分離絶縁膜および第１のＭＯＳ型ト
ランジスタの第１のゲート絶縁膜を形成する工程と、 前記素子分離絶縁膜の上および前記第１のゲート絶縁膜
の上にエッチングストッパ膜および第１のＭＯＳ型トラ
ンジスタのゲート電極となる第１の多結晶シリコン膜を
形成する工程と、 前記エッチングストッパ膜の形成領域および前記第１の
ＭＯＳ型トランジスタのゲート電極の形成領域に第１の
レジストパターンを形成する工程と、 前記第１のレジストパターンをマスクにして前記第１の
多結晶シリコン膜および前記第１のゲート絶縁膜を除去
する工程と、 前記第１のレジストパターンを剥離した後、前記素子分
離絶縁膜の上および前記第１の多結晶シリコン膜の上に
前記第１のゲート絶縁膜とは異なる膜厚の第２のゲート
絶縁膜を形成する工程と、 前記エッチングストッパ膜と前記第２のゲート絶縁膜が
堆積している領域に一部を除去する工程と、 前記第２のゲート絶縁膜の上に前記第２のＭＯＳ型トラ
ンジスタのゲート電極および前記抵抗素子となる第２の
多結晶シリコン膜を形成する工程と、 前記抵抗素子の形成予定領域に第３の絶縁膜を形成する
工程と、 前記第１の多結晶シリコン膜と前記第２の多結晶シリコ
ン膜に不純物を導入する工程と、 全面に導電性膜を形成する工程と、 前記第１のＭＯＳ型トランジスタのゲート電極と前記第
２のＭＯＳ型トランジスタのゲート電極となる領域に第
３のレジストパターンを形成する工程と、 前記第３のレジストパターンをマスクに前記第１のＭＯ
Ｓ型トランジスタのゲート電極と前記第２のＭＯＳ型ト
ランジスタのゲート電極を形成すると同時に前記抵抗素
子を形成する工程と、 前記第１のＭＯＳ型トランジスタのソース・ドレインを
形成する工程と、前記第２のＭＯＳ型トランジスタのソ
ース・ドレインを形成する工程と、 全面に層間絶縁膜を形成する工程と、 前記層間絶縁膜に前記エッチングストッパ膜の上層の前
記第２の多結晶シリコン膜に連なるコンタクトホールを
開孔する工程と、 前記コンタクトホールを通して前記第２の多結晶シリコ
ン膜にコンタクトする金属配線層を前記層間絶縁膜の上
に形成する工程とを具備することを特徴とする半導体装
置の製造方法。 - 【請求項１７】 同一半導体基板上にそれぞれ異なる膜
厚のゲート絶縁膜を有するＭＯＳ型トランジスタおよび
２層多結晶シリコン型メモリセルトランジスタならびに
抵抗素子が混在してなる半導体装置の製造方法であっ
て、 半導体基板上に素子分離絶縁膜およびＭＯＳ型トランジ
スタの第１のゲート絶縁膜を形成する工程と、 前記素子分離絶縁膜の上および前記第１のゲート絶縁膜
の上にエッチングストッパ膜およびＭＯＳ型トランジス
タのゲート電極となる第１の多結晶シリコン膜を形成す
る工程と、 前記エッチングストッパ膜の形成領域および前記ＭＯＳ
型トランジスタのゲート電極の形成領域に第１のレジス
トパターンを形成する工程と、 前記第１のレジストパターンをマスクにして前記第１の
多結晶シリコン膜を除去する工程と、 前記第１のレジストパターンを剥離した後、前記素子分
離絶縁膜の上および前記第１のゲート絶縁膜の上および
前記第１の多結晶シリコン膜の上に前記第１のゲート絶
縁膜とは異なる膜厚の第２のゲート絶縁膜を形成する工
程と、 前記第２のゲート絶縁膜の上に前記メモリセルトランジ
スタのフローティングゲート電極および前記抵抗素子と
なる第２の多結晶シリコン膜を形成する工程と、 前記エッチングストッパ膜と前記第２のゲート絶縁膜と
前記第２の多結晶シリコン膜が堆積されている領域の一
部にイオン注入を行い前記エッチングストッパ膜と前記
第２の多結晶シリコン膜の間にある前記第２の絶縁膜を
絶縁破壊する工程と、 前記抵抗素子と前記メモリセルトランジスタのゲート電
極となる領域に第２のレジストパターンを形成する工程
と、 前記第２のレジストパターンをマスクに前記第２の多結
晶シリコン膜と前記第２のゲート絶縁膜をエッチングす
る工程と、 前記第２のレジストパターンを剥離した後、全面に第３
の絶縁膜を形成する工程と、 全面に第３の多結晶シリコン膜を堆積する工程と、 前記ＭＯＳ型トランジスタのゲート電極の形成予定領域
以外の領域に第３のレジストパターンを形成する領域
と、 前記第３のレジストパターンをマスクに前記第３に多結
晶シリコン膜および前記第３の絶縁膜をエッチングする
工程と、 前記第３のレジストパターンを剥離した後、全面に導電
性膜を形成する工程と、 前記メモリセルトランジスタのゲート電極となる領域お
よび前記ＭＯＳトランジスタのゲート電極となる領域に
第４のレジストパターンを形成する工程と、 前記第４のレジストパターンをマスクに前記導電性膜と
前記第３の多結晶シリコン膜をエッチングして前記抵抗
素子と前記ＭＯＳ型トランジスタを形成する工程と、 前記メモリセルトランジスタ形成予定領域以外に第４の
レジストパターンを形成する工程と、 前記第４のレジストパターンと前記第３のレジストパタ
ーンをマスクに前記第３の絶縁膜と前記第第２の多結晶
シリコン膜をエッチングして前記セルトランジスタのゲ
ート電極を形成する工程と、 前記第３および前記第４のレジストパターンを除去する
工程と、 前記ＭＯＳ型トランジスタのソース・ドレインを形成す
る工程と、 前記メモリセルトランジスタのソース・ドレインを形成
する工程と、 全面に層間絶縁膜を形成する工程と、 前記層間絶縁膜に前記エッチングストッパ膜の上層の前
記第２の多結晶シリコン膜に連なるコンタクトホールを
開孔する工程と、 前記コンタクトホールを通して前記第２の多結晶シリコ
ン膜にコンタクトする金属配線層を前記層間絶縁膜の上
に形成する工程とを具備することを特徴とする半導体装
置の製造方法。 - 【請求項１８】 前記第１の多結晶シリコン膜は予め不
純物を含んだ多結晶シリコンである、または、前記第１
の多結晶シリコン膜を形成する工程と前記エッチングス
トッパ膜をパターニングする工程との間に前記第１の多
結晶シリコン膜に不純物を導入する工程を具備すること
を特徴とする請求項１７記載の半導体装置の製造方法。 - 【請求項１９】 前記第２の多結晶シリコン膜は予め不
純物を含んだ多結晶シリコンである、または、前記第２
の多結晶シリコン膜に不純物を導入する工程を具備する
ことを特徴とする請求項１７または１８記載の半導体装
置の製造方法。 - 【請求項２０】 前記第３の多結晶シリコン膜は予め不
純物を含んだ多結晶シリコンである、または、前記第３
の多結晶シリコン膜に不純物を導入する工程を具備する
ことを特徴とする請求項１７乃至１９のいずれか１つに
記載の半導体装置の製造方法。 - 【請求項２１】 同一半導体基板上にそれぞれ異なる膜
厚のゲート絶縁膜を有するＭＯＳ型トランジスタおよび
２層多結晶シリコン型メモリセルトランジスタならびに
抵抗素子が混在してなる半導体装置の製造方法であっ
て、 半導体基板上に素子分離絶縁膜およびＭＯＳ型トランジ
スタの第１のゲート絶縁膜を形成する工程と、 前記素子分離絶縁膜の上および前記第１のゲート絶縁膜
の上にエッチングストッパ膜およびＭＯＳ型トランジス
タのゲート電極となる第１の多結晶シリコン膜を形成す
る工程と、 前記エッチングストッパ膜の形成領域および前記ＭＯＳ
型トランジスタのゲート電極の形成領域にレジストパタ
ーンを形成する工程と、 前記レジストパターンをマスクにして前記第１の多結晶
シリコン膜を除去する工程と、 前記レジストパターンを剥離した後、前記素子分離絶縁
膜の上および前記第１のゲート絶縁膜の上および前記第
１の多結晶シリコン膜の上に前記第１のゲート絶縁膜と
は異なる膜厚の第２のゲート絶縁膜を形成する工程と、 前記エッチングストッパ膜の直上の前記第２のゲート絶
縁膜を除去する工程と、 前記第２のゲート絶縁膜の上に前記メモリセルトランジ
スタのフローティングゲート電極および前記抵抗素子と
なる第２の多結晶シリコン膜を形成する工程と、 前記抵抗素子と前記メモリセルトランジスタのゲート電
極となる領域に第３のレジストパターンを形成する工程
と、 前記第３のレジストパターンをマスクに前記第２の多結
晶シリコン膜と前記第２のゲート絶縁膜をエッチングす
る工程と、 全面に第３の絶縁膜を形成する工程と、 全面に第３の多結晶シリコン膜を堆積する工程と、 前記ＭＯＳ型トランジスタのゲート電極の形成予定領域
以外の領域に第３のレジストパターンを形成する領域
と、 前記第３のレジストパターンをマスクに前記第３に多結
晶シリコン膜および前記第３の絶縁膜をエッチングする
工程と、 全面に導電性膜を形成する工程と、 前記メモリセルトランジスタのゲート電極となる領域お
よび前記ＭＯＳトランジスタのゲート電極となる領域に
第４のレジストパターンを形成する工程と、 前記第４のレジストパターンをマスクに前記導電性膜と
前記第３の多結晶シリコン膜をエッチングして前記抵抗
素子と前記ＭＯＳ型トランジスタを形成する工程と、 前記メモリセルトランジスタ形成予定領域以外に第４の
レジストパターンを形成する工程と、 前記第４のレジストパターンと前記第３のレジストパタ
ーンをマスクに前記第３の絶縁膜と前記第第２の多結晶
シリコン膜をエッチングして前記メモリセルトランジス
タのゲート電極を形成する工程と、 前記第３のレジストパターンおよび前記第４のレジスト
パターンを除去する工程と、 前記ＭＯＳ型トランジスタのソース・ドレインを形成す
る工程と、 前記メモリセルトランジスタのソース・ドレインを形成
する工程と、 全面に層間絶縁膜を形成する工程と、 前記層間絶縁膜に前記エッチングストッパ膜の上層の前
記第２の多結晶シリコン膜に連なるコンタクトホールを
開孔する工程と、 前記コンタクトホールを通して前記第２の多結晶シリコ
ン膜にコンタクトする金属配線層を前記層間絶縁膜の上
に形成する工程とを具備することを特徴とする半導体装
置の製造方法。 - 【請求項２２】 前記第１の多結晶シリコン膜は予め不
純物を含んだ多結晶シリコンである、または、前記第１
の多結晶シリコン膜を形成する工程と前記エッチングス
トッパ膜をパターニングする工程との間に前記第１の多
結晶シリコン膜に不純物を導入する工程を具備すること
を特徴とする請求項２１記載の半導体装置の製造方法。 - 【請求項２３】 前記第２の多結晶シリコン膜は予め不
純物を含んだ多結晶シリコンである、または、前記第２
の多結晶シリコン膜に不純物を導入する工程を具備する
ことを特徴とする請求項２１または２２記載の半導体装
置の製造方法。 - 【請求項２４】 前記第３の多結晶シリコン膜は予め不
純物を含んだ多結晶シリコンである、または、前記第３
の多結晶シリコン膜に不純物を導入する工程を具備する
ことを特徴とする請求項２１乃至２３のいずれか１つに
記載の半導体装置の製造方法。
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