JPH0247921A - 電流切換型論理回路 - Google Patents
電流切換型論理回路Info
- Publication number
- JPH0247921A JPH0247921A JP63198319A JP19831988A JPH0247921A JP H0247921 A JPH0247921 A JP H0247921A JP 63198319 A JP63198319 A JP 63198319A JP 19831988 A JP19831988 A JP 19831988A JP H0247921 A JPH0247921 A JP H0247921A
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- JP
- Japan
- Prior art keywords
- resistor
- output
- current
- switching type
- logic circuit
- Prior art date
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- Pending
Links
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- 230000007547 defect Effects 0.000 abstract description 5
- 230000002950 deficient Effects 0.000 abstract description 4
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- 238000010586 diagram Methods 0.000 description 5
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- 238000002965 ELISA Methods 0.000 description 1
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- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Logic Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電流切換型論理回路に関し、特に、出カニミッ
タフォロワトランジスタを有するバイポーラの電流切換
型論理回路に関する。
タフォロワトランジスタを有するバイポーラの電流切換
型論理回路に関する。
電流切換型論理回路はバイポーラ基本論理回路の代表的
な回路として広く使用され、特に高速論理ＬＳＩの基本
回路として普及している。
な回路として広く使用され、特に高速論理ＬＳＩの基本
回路として普及している。
回路形式としては第３図に示す構成が一般的であり、集
積度の増加に伴う負荷配線長の増大に対応した高駆動能
力を得る為、出力には通常インピーダンス変換としてエ
ミッタフォロワ回路が付加される。
積度の増加に伴う負荷配線長の増大に対応した高駆動能
力を得る為、出力には通常インピーダンス変換としてエ
ミッタフォロワ回路が付加される。
入力端子ＩＮＩ、ＩＮ２に印加された入力レベルに対し
、ＯＲ論理出力がＯＵＴ端子に得られる。入力端子ＩＮ
Ｉ、ＩＮ２に印加される論理レベルは出力ＯＵＴに得ら
れるレベルに等しく、スイッチング動作を得る為にリフ
ァレンス側トランジスタＱ３にはリファレンス電圧とし
て入出力の論理レベルに対し中間の論理レベルＶＲＩ！
Ｆが印加される。
、ＯＲ論理出力がＯＵＴ端子に得られる。入力端子ＩＮ
Ｉ、ＩＮ２に印加される論理レベルは出力ＯＵＴに得ら
れるレベルに等しく、スイッチング動作を得る為にリフ
ァレンス側トランジスタＱ３にはリファレンス電圧とし
て入出力の論理レベルに対し中間の論理レベルＶＲＩ！
Ｆが印加される。
エミッタフォロワトランジスタは抵抗Ｒ３を介してほぼ
一定のバイアス電流が与えられ、そのベース・エミッタ
間順方向電圧（ＶＩＬＥ＞は約０．８■の一定値を保ち
、トランジスタＱｓのコレクタに得られた電位をレベル
シフトして出力ＯＵＴに与える役目を果している。
一定のバイアス電流が与えられ、そのベース・エミッタ
間順方向電圧（ＶＩＬＥ＞は約０．８■の一定値を保ち
、トランジスタＱｓのコレクタに得られた電位をレベル
シフトして出力ＯＵＴに与える役目を果している。
上述した従来の電流切換型論理回路は何らかの理由によ
り抵抗Ｒ３への接続がオープンまたは異常な場合でも、
トランジスタＱ４には次段ゲートへのリーク電流により
０．６ｖ程度の順方向電圧が得られるため、動作速度と
しては正常な規格に対し、異常に大きいものの機能的に
は動作してしまい、一般的な低速度の論理ＬＳＩテスタ
ーではその不具合を検出不可能な為、速度不良品を出荷
してしまう可能性があるという欠点を有していた。
り抵抗Ｒ３への接続がオープンまたは異常な場合でも、
トランジスタＱ４には次段ゲートへのリーク電流により
０．６ｖ程度の順方向電圧が得られるため、動作速度と
しては正常な規格に対し、異常に大きいものの機能的に
は動作してしまい、一般的な低速度の論理ＬＳＩテスタ
ーではその不具合を検出不可能な為、速度不良品を出荷
してしまう可能性があるという欠点を有していた。
特にＬＳＩの場合、半導体集積回路の性質から、抵抗Ｒ
３への配線および接続上のプロセス的な異常はある確率
で必ず存在すると考えられ、従来の回路では速度不良品
の選別による排除が通常の方法によっては困難であり、
実際の装置に実装して始めて不良と判明する市場不良と
なる可能性が高いという欠点を有していた。
３への配線および接続上のプロセス的な異常はある確率
で必ず存在すると考えられ、従来の回路では速度不良品
の選別による排除が通常の方法によっては困難であり、
実際の装置に実装して始めて不良と判明する市場不良と
なる可能性が高いという欠点を有していた。
尚、抵抗Ｒ８への接続以外の部分がオープンとなった場
合は、低速に於ても明らかに機能不良となる為、初期の
段階で容易に検出可能であり、閉頭ではなかった。
合は、低速に於ても明らかに機能不良となる為、初期の
段階で容易に検出可能であり、閉頭ではなかった。
〔課題を解決するための手段〕
本発明の電流切換型論理回路は、出力にエミッタフォロ
ワトランジスタを有するバイポーラ電流切換型論理回路
に於て、該エミッタフォロワトランジスタのエミッタ出
力を高抵抗を介して該電流切換型論理回路のリファレン
ス側トランジスタのベースへ接続して構成される。
ワトランジスタを有するバイポーラ電流切換型論理回路
に於て、該エミッタフォロワトランジスタのエミッタ出
力を高抵抗を介して該電流切換型論理回路のリファレン
ス側トランジスタのベースへ接続して構成される。
第１図は本発明の第１の実施例を示す回路図である。
以下第１図により本発明の動作の詳細を説明する。
抵抗Ｒ１〜Ｒ２，トランジスタＱ１〜Ｑ、および定電流
源１１は一般的な電流切換型論理回路を形成しており、
入力ＩＮ、、ＩＮ２の入力論理レベルに応じてトランジ
スタＱ３のコレクタ出力には前記２人力の論理和出力が
得られる。
源１１は一般的な電流切換型論理回路を形成しており、
入力ＩＮ、、ＩＮ２の入力論理レベルに応じてトランジ
スタＱ３のコレクタ出力には前記２人力の論理和出力が
得られる。
一方トランジスタＱ４と抵抗Ｒ４はエミッタフォロワ回
路を構成しており、Ｑ３のコレクタに得られた出力レベ
ルをトランジスタＱ４の順方向電圧（以下ＶＢ＋！と呼
ぶ）分だけレベルシフトしメカＩＮ、、ＩＮ２に印加さ
れるレベルと同一の出力レベルがＯＵＴ端子に得られる
。
路を構成しており、Ｑ３のコレクタに得られた出力レベ
ルをトランジスタＱ４の順方向電圧（以下ＶＢ＋！と呼
ぶ）分だけレベルシフトしメカＩＮ、、ＩＮ２に印加さ
れるレベルと同一の出力レベルがＯＵＴ端子に得られる
。
ｖａｔｐはリファレンス電位であり、通常入力ＩＮ、、
ＩＮ２に印加される入力論理レベルの中央に設定され、
入力ＩＮ、、ＩＮ２の入力論理に応じて工１の電流がＱ
１〜Ｑ３に切換えられ、所要の論理が出力ＯＵＴに得ら
れるよう動作する。
ＩＮ２に印加される入力論理レベルの中央に設定され、
入力ＩＮ、、ＩＮ２の入力論理に応じて工１の電流がＱ
１〜Ｑ３に切換えられ、所要の論理が出力ＯＵＴに得ら
れるよう動作する。
抵抗Ｒ４は本発明に成る新規の構成であり、他の抵抗Ｒ
，〜Ｒ３に比較して極めて大きな値に設定され、出力Ｏ
ＵＴとリファレンス電位ＶＲＥＦＩすなわちＱ３のベー
スの間に接続される。
，〜Ｒ３に比較して極めて大きな値に設定され、出力Ｏ
ＵＴとリファレンス電位ＶＲＥＦＩすなわちＱ３のベー
スの間に接続される。
この抵抗Ｒ４は高抵抗である為、流れる電流は本回路の
他の部分を流れる電流に比較して著しく少なく設定され
、またＶＲＥＦは安定な基準電圧源により供給されてい
る為、本回路の接続が正常である限り、Ｒ４はその動作
にほとんど影響を与えず、わずかなリーク電流が出力Ｏ
ＵＴとＶＲＥＦの電位差に応じて流れるのみである。
他の部分を流れる電流に比較して著しく少なく設定され
、またＶＲＥＦは安定な基準電圧源により供給されてい
る為、本回路の接続が正常である限り、Ｒ４はその動作
にほとんど影響を与えず、わずかなリーク電流が出力Ｏ
ＵＴとＶＲＥＦの電位差に応じて流れるのみである。
次に何らかの原因により、抵抗Ｒ３への接続に異常があ
りＱ４へのバイアス電流が流れなくなった場合を考える
と、出力ＯＵＴの電位は抵抗Ｒ４を介してＶＲＩ！Ｆ電
圧にクランプされる。Ｒ４を流れる電流はこの場合、次
段に接続された負荷ゲートの入力電流のみであり、通常
この入力電流はベース電流で極めて少ない値である為、
Ｒ４での電圧降下はほとんどなく出力ＯＵＴの電位はほ
とんどＶＲｌＬＰと同一にクランプされる。
りＱ４へのバイアス電流が流れなくなった場合を考える
と、出力ＯＵＴの電位は抵抗Ｒ４を介してＶＲＩ！Ｆ電
圧にクランプされる。Ｒ４を流れる電流はこの場合、次
段に接続された負荷ゲートの入力電流のみであり、通常
この入力電流はベース電流で極めて少ない値である為、
Ｒ４での電圧降下はほとんどなく出力ＯＵＴの電位はほ
とんどＶＲｌＬＰと同一にクランプされる。
従って、出力ＯＵＴには抵抗Ｒ３への接続に異常があっ
た場合、本来得られるべき論理レベルでなくＶＲＥＦ電
位が出力される為、次段のゲートを確実に誤動作せしめ
る為、−ａ的な低速の自動テスタにても、終端抵抗の異
常に起因する速度不良を容易に検出可能ならしめる。
た場合、本来得られるべき論理レベルでなくＶＲＥＦ電
位が出力される為、次段のゲートを確実に誤動作せしめ
る為、−ａ的な低速の自動テスタにても、終端抵抗の異
常に起因する速度不良を容易に検出可能ならしめる。
第２図は本発明による第２の実施例を示す回路図である
。
。
本図では入出力の論理レベルが第１図の実施例よりもダ
イオードＤｌの順方向電圧分だけ■。間に接続された高
抵抗Ｒ４により、抵抗Ｒ３への接続が異常の場合、出力
ＯＵＴの電位は正常な論理レベルのほぼ中央にクランプ
され次段のゲートを確実に誤動作せしむ、Ｑ４のバイア
ス電流が少ないことに起因する速度不良が検出可能とな
る。
イオードＤｌの順方向電圧分だけ■。間に接続された高
抵抗Ｒ４により、抵抗Ｒ３への接続が異常の場合、出力
ＯＵＴの電位は正常な論理レベルのほぼ中央にクランプ
され次段のゲートを確実に誤動作せしむ、Ｑ４のバイア
ス電流が少ないことに起因する速度不良が検出可能とな
る。
以上説明したように本発明は、出力にエミッタフォロワ
トランジスタを有する電流切換型論理回路に於て該エミ
ッタフォロワのエミッタ、すなわち出力端子から高抵抗
を介して該電流切換型論理回路に接続することにより、
正常動作時にはその機能、性能に何ら影響を与えず、該
エリツタフォロワトランジスタの終端抵抗への接続が異
常である場合にただちに出力レベルをＶＳ！！Ｆヘクラ
ンプして、次段ゲートを確実に動作不良ならしめ、これ
に起因する速度不良を検出できる効果がある。
トランジスタを有する電流切換型論理回路に於て該エミ
ッタフォロワのエミッタ、すなわち出力端子から高抵抗
を介して該電流切換型論理回路に接続することにより、
正常動作時にはその機能、性能に何ら影響を与えず、該
エリツタフォロワトランジスタの終端抵抗への接続が異
常である場合にただちに出力レベルをＶＳ！！Ｆヘクラ
ンプして、次段ゲートを確実に動作不良ならしめ、これ
に起因する速度不良を検出できる効果がある。
この結果、一般的な低速機能試験にてエミッタフォロワ
のバイアス電流異常に起因する速度不良を確実に除くこ
とが可能となる為、本質的にこれらの不良要因がある確
率でプロセス的に存在する集積回路に於て特にその効果
は大きい。
のバイアス電流異常に起因する速度不良を確実に除くこ
とが可能となる為、本質的にこれらの不良要因がある確
率でプロセス的に存在する集積回路に於て特にその効果
は大きい。
第１図は本発明の第１の実施例を示す回路図、第２図は
本発明の第２の実施例を示す回路図、第３図は従来の一
例を示す回路図である。 Ｖ ｅｃ＋ Ｖ Ｅ＋！・・’電源、ＩＮ、、ＩＮ２・
・・入力端子、ＯＵＴ・・・出力端子、ｖ Ｒ，、・・
・リファレンス電位、工、・・・定電流源、Ｒ１−Ｒ５
・・・抵抗、Ｑ１〜Ｑ５・・・トランジスタ、Ｄｌ・・
・ダイオード。
本発明の第２の実施例を示す回路図、第３図は従来の一
例を示す回路図である。 Ｖ ｅｃ＋ Ｖ Ｅ＋！・・’電源、ＩＮ、、ＩＮ２・
・・入力端子、ＯＵＴ・・・出力端子、ｖ Ｒ，、・・
・リファレンス電位、工、・・・定電流源、Ｒ１−Ｒ５
・・・抵抗、Ｑ１〜Ｑ５・・・トランジスタ、Ｄｌ・・
・ダイオード。
Claims (1)
- 出力にエミッタフォロワトランジスタを有するバイポー
ラ電流切換型論理回路に於て、該エミッタフォロワトラ
ンジスタのエミッタ出力を高抵抗を介して該電流切換型
論理回路のリファレンス側トランジスタのベースへ接続
して成ることを特徴とした電流切換型論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63198319A JPH0247921A (ja) | 1988-08-08 | 1988-08-08 | 電流切換型論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63198319A JPH0247921A (ja) | 1988-08-08 | 1988-08-08 | 電流切換型論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0247921A true JPH0247921A (ja) | 1990-02-16 |
Family
ID=16389140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63198319A Pending JPH0247921A (ja) | 1988-08-08 | 1988-08-08 | 電流切換型論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0247921A (ja) |
-
1988
- 1988-08-08 JP JP63198319A patent/JPH0247921A/ja active Pending
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