JPH0248144B2 - - Google Patents
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- Publication number
- JPH0248144B2 JPH0248144B2 JP59144686A JP14468684A JPH0248144B2 JP H0248144 B2 JPH0248144 B2 JP H0248144B2 JP 59144686 A JP59144686 A JP 59144686A JP 14468684 A JP14468684 A JP 14468684A JP H0248144 B2 JPH0248144 B2 JP H0248144B2
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- semiconductor integrated
- power supply
- input
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体集積回路、特に入力保護回路を
備えた半導体集積回路に関する。
備えた半導体集積回路に関する。
半導体集積回路において、静電破壊対策の面か
ら、入出力保護ダイオードや入出力保護抵抗を介
して内部回路素子に接続する場合が非常に多い。
このような場合、通常スクライブ線と電源ライン
の間のパツド周辺に、保護ダイオードや内部素子
を配置して製造することが一般によく行われてい
る。
ら、入出力保護ダイオードや入出力保護抵抗を介
して内部回路素子に接続する場合が非常に多い。
このような場合、通常スクライブ線と電源ライン
の間のパツド周辺に、保護ダイオードや内部素子
を配置して製造することが一般によく行われてい
る。
ところが入出力端子に、外部から加わつた静電
パルスは、ダイオードを通して電源へ放電しよう
とするため、その経路内に内部素子が存在すると
ゲート破壊を起こす可能性がある。
パルスは、ダイオードを通して電源へ放電しよう
とするため、その経路内に内部素子が存在すると
ゲート破壊を起こす可能性がある。
例えば従来の集積回路においては第１図に示す
ように、入出力端子２に接続されている入力保護
ダイオード（Ｎ型…５，Ｐ型…８）、入力保護抵
抗９、内部素子のゲート７、ソース１０、コンタ
クト６，６ａ，６ｂ，６ｃは、スクライブ線１と
電源ライン（４ａはVdd、４ｂはVss）の間の領
域に配されている。この時、パツド２からの静電
パルスは、引き出しアルミ３を通り、ダイオード
８を通して、電源ライン上のコンタクト６ｃから
電源４ａへ放電しようとする。しかしその時、放
電経路６ａから６ｃの間に、ゲート、ドレインコ
ンタクトがあるため、ゲート破壊を起す可能性が
ある。
ように、入出力端子２に接続されている入力保護
ダイオード（Ｎ型…５，Ｐ型…８）、入力保護抵
抗９、内部素子のゲート７、ソース１０、コンタ
クト６，６ａ，６ｂ，６ｃは、スクライブ線１と
電源ライン（４ａはVdd、４ｂはVss）の間の領
域に配されている。この時、パツド２からの静電
パルスは、引き出しアルミ３を通り、ダイオード
８を通して、電源ライン上のコンタクト６ｃから
電源４ａへ放電しようとする。しかしその時、放
電経路６ａから６ｃの間に、ゲート、ドレインコ
ンタクトがあるため、ゲート破壊を起す可能性が
ある。
本発明は上記従来例の欠点に鑑み提案されたも
のであり、入・出力端子に接続される保護ダイオ
ードと同じ入・出力端子に接続される内部回路素
子とを電源ラインに関して分離配置することによ
り、静電破壊に強い半導体集積回路の提供を目的
とする。
のであり、入・出力端子に接続される保護ダイオ
ードと同じ入・出力端子に接続される内部回路素
子とを電源ラインに関して分離配置することによ
り、静電破壊に強い半導体集積回路の提供を目的
とする。
本発明は保護ダイオードと内部回路素子に接続
される入・出力端子を有する半導体集積回路にお
いて、電源ラインを中心に、前記端子側に同端子
と接続される前記保護ダイオードを配置し、電源
ラインを中心に前記端子側と反対側に同端子に接
続される内部回路素子を配置することを特徴とす
る。
される入・出力端子を有する半導体集積回路にお
いて、電源ラインを中心に、前記端子側に同端子
と接続される前記保護ダイオードを配置し、電源
ラインを中心に前記端子側と反対側に同端子に接
続される内部回路素子を配置することを特徴とす
る。
以下図面を参照して本発明の実施例を説明す
る。第２図は本発明の実施例に係る半導体集積回
路のパターン配置図であり、第１図と同じ番号は
同じ素子を示す。
る。第２図は本発明の実施例に係る半導体集積回
路のパターン配置図であり、第１図と同じ番号は
同じ素子を示す。
実施例においては図示するように、入出力端子
に接続される内部回路素子７を電源ライン４ａに
対してパツド２の反対側に配置している。従つて
パツド２に静電パルスが印加したとき、このエネ
ルギーはダイオード８からコンタクト６ｃを介し
て電源ライン４ａに吸収される。この場合、ダイ
オード８から電源ライン４ａへの放電経路中に回
路素子が存在しないのでゲート破壊を起すことも
ない。
に接続される内部回路素子７を電源ライン４ａに
対してパツド２の反対側に配置している。従つて
パツド２に静電パルスが印加したとき、このエネ
ルギーはダイオード８からコンタクト６ｃを介し
て電源ライン４ａに吸収される。この場合、ダイ
オード８から電源ライン４ａへの放電経路中に回
路素子が存在しないのでゲート破壊を起すことも
ない。
以上説明したように本発明によれば、端子に加
つた静電パルスが電源ラインへ放電するとき、そ
の経路に回路素子のゲートが存在しないので、静
電破壊に強い半導体集積回路が得られる。
つた静電パルスが電源ラインへ放電するとき、そ
の経路に回路素子のゲートが存在しないので、静
電破壊に強い半導体集積回路が得られる。
第１図は従来例に係る集積回路パターン図であ
り、第２図は本発明の実施例に係る集積回路パタ
ーン図である。 １……スクライブ線、２……ボンデイングパツ
ド、３……パツドからの引出しアルミ、４ａ，４
ｂ……電源ライン、５……Ｎチヤンネル型ダイオ
ード、６，６ａ，６ｂ，６ｃ……コンタクト、７
……ゲート、８……Ｐチヤンネル型ダイオード、
９……保護抵抗、１０……ソース。
り、第２図は本発明の実施例に係る集積回路パタ
ーン図である。 １……スクライブ線、２……ボンデイングパツ
ド、３……パツドからの引出しアルミ、４ａ，４
ｂ……電源ライン、５……Ｎチヤンネル型ダイオ
ード、６，６ａ，６ｂ，６ｃ……コンタクト、７
……ゲート、８……Ｐチヤンネル型ダイオード、
９……保護抵抗、１０……ソース。
Claims (1)
- １ 保護ダイオードと内部回路素子に接続される
入・出力端子を有する半導体集積回路において、
電源ラインを中心に前記端子側に同端子と接続さ
れる前記保護ダイオードを配置し、電源ラインを
中心に前記端子側と反対側に同端子に接続される
内部回路素子を配置することを特徴とする半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59144686A JPS6123357A (ja) | 1984-07-12 | 1984-07-12 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59144686A JPS6123357A (ja) | 1984-07-12 | 1984-07-12 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6123357A JPS6123357A (ja) | 1986-01-31 |
| JPH0248144B2 true JPH0248144B2 (ja) | 1990-10-24 |
Family
ID=15367897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59144686A Granted JPS6123357A (ja) | 1984-07-12 | 1984-07-12 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6123357A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE465664B (sv) * | 1990-02-09 | 1991-10-14 | Philips Norden Ab | Apparat foer uppteckning och/eller avlaesning av information |
-
1984
- 1984-07-12 JP JP59144686A patent/JPS6123357A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6123357A (ja) | 1986-01-31 |
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