JPH0248825A - 積分型ａ／ｄ変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、アナログ信号をデジタル信号に変換する為の
積分型Ａ／Ｄ（アナログ／デジタル）変換回路に関する
もので、特に変換時間の高速化を計った積分型Ａ／Ｄ変
換回路に関する。

（ロ）従来の技術 アナログ信号をデジタル信号に変換するＡ／Ｄ変換回路
は、従来から種々提案きれており、用途に応じて選択使
用されている。例えば、変換時間が数ｍｇ以上の低速用
のＡ／Ｄ変換回路としては、主に積分型のＡ／Ｄ変換回
路が用いられ、これはデジタルマルチメータや電子はか
り等に応用されている。また、変換時間が数μＳから数
百μｓの中速用Ａ／Ｄ変換回路としては、逐次比較方式
のＡ／Ｄ変換回路が用いられ、これはＰＣＭ通信やデジ
タルオーディオ等に応用きれている。更に、変換時間が
数百ｎｓ以下の高速用Ａ／Ｄ変換回路としては、並列比
較方式のＡ／Ｄ変換回路が用いられ、ビデオ信号処理や
計測分野で応用されている。尚、Ａ／Ｄ変換回路に関し
ては、昭和６０年７月３０日付で発行された１図解Ａ／
Ｄコンバータ入門」に詳述されている。

ところで、積分型のＡ／Ｄ変換回路の１つとして二重積
分型Ａ／Ｄ変換回路が知られている。前記Ａ／Ｄ変換回
路は、被測定電圧を積分回路に印加し、一定時間（第２
図の入力電圧積分期間：ｔｉ）経過後前記被測定電圧の
印加を停止し、これに代えて被測定電圧とは逆極性の基
準電圧を前記積分回路に印加する。（第２図の基準電圧
積分期間：ｔｒ）これと同時に既知の周波数を有するク
ロックパルスをカウンタに印加し、前記積分回路の出力
電圧が元の基準値（第２図の場合、零）に戻った時点で
前記カウンタへのクロックパルスの供給を停止きせる。

この時、前記カウンタに計数された計数値が被測定電圧
に対応し、前記カウンタの計数値からデジタル値を得る
ようにしている。二重積分型Ａ／Ｄ変換回路は、素子数
が少なくても済む点、積分定数の変動の影響を受けない
点、クロックパルスの長期間に渡るドリフトの影響を受
けない点など多くの利点を有し、広く利用されている。

（ハ）発明が解決しようとする課題 しかしながら、従来の積分方式では積分の際の時定数に
依存して変換時間が定まる為、変換時間が遅いという欠
点がある。変換時間が速いものとしては前述の如き並列
比較方式のＡ／Ｄ変換回路があるが、該Ａ／Ｄ変換回路
は、高次ビットのデジタル信号を得る場合には素子数を
非常に多く必要とするので、ＩＣ化したときチップ面積
が増大したり、消費電流が犬になるという問題があった
。その為、変換時間が速い二重積分型Ａ／Ｄ変換回路が
希求されていた。

（ニ）課題を解決するための手段 本発明は、上述の点に鑑み成きれたもので、アナログ入
力信号のレベルに対応する上位ビットのデジタル信号を
発生する第１の積分型Ａ／Ｄ変換器と、該第１の積分型
Ａ／Ｄ変換器内の積分回路の出力信号を保持する保持回
路と、該保持回路の出力信号に応じて、複数の基準電圧
の内の上位ビットのレベルに対応する基準電圧を選択的
に発生する基準電圧発生回路と、該基準電圧発生回路の
出力基準電圧と前記アナログ入力信号との演算を行なう
演算回路と、該演算回路の出力信号が印加され、前記ア
ナログ入力信号のレベルに対応する下位ビットのデジタ
ル信号を発生する第２の積分型Ａ／Ｄ変換器とから成る
ことを特徴とする。

（＊）作用 本発明に依れば、上位ビットを得る為の第１の積分型Ａ
／Ｄ変換器に内蔵される積分回路の入力電圧積分期間後
の出力電圧を保持し、保持された出力電圧に応じて基準
電圧発生回路から上位ビットのレベルに対応する基準電
圧を選択する。そして、選択された基準電圧とアナログ
入力信号との演算を行ない、その演算結果を第２の積分
型Ａ／Ｄ変換器に依ってＡ／Ｄ変換している。その為、
第１の積分型Ａ／Ｄ変換器の基準電圧積分期間の開始時
刻と第２の積分型Ａ／Ｄ変換器の入力重圧積分期間の開
始時刻゛とをほぼ同時にすることが出来、上位ビットと
下位ビットを得る為の演算処理を並列に行なうことが出
来る。

（へ）実施例 第１図は、本発明の一実施例を示す回路図で、り１）は
アナログ入力信号Ｖｘが印加される入力端子、（２）は
前記アナログ入力信号Ｖｘと逆極性の基準電圧（−Ｖｒ
ｅｆ　）が印加される基準電源端子、り３）は第１乃至
第３スイツチ（４ａ）乃至（４ｃ）、第１積分回路（５
）、第１コンパレータ（６）、第１制御回路（７）、第
１カウンタ（８）、及び第１ラッチ回路（９）から成り
、前記アナログ入力信号Ｖｘの上位ビットを決定する第
１の二重積分型Ａ／Ｄ変換器、（１０）は前記第１制御
回路（７）にクロックパルスを供給する為のクロック源
、（１１）は前記第１積分回路（５）の出力信号が一端
に印加される第４スイツチ、（１２）は該第４スイツチ
（１１）の他端に接続された保持回路、（１３）は基準
電圧発生回路であり、第１基準を源（１４）と、該第１
基準電源（１４）とアースとの間に直列接続された第１
基準電圧発生用の抵抗（１５ａ）乃至（１５ｄ）から成
る第１抵抗群（１６）と、前記複数の抵抗（１５ａ）乃
至（１５ｄ）の持続点に得られる第１基準電圧と前記保
持回路（１２）の出力信号とを比較する複数の比較回路
（１７ａ）乃至（１７ｃ）から成る比較回路群（１８）
と、選択回路（２６）と、第２基準電源（１９）と、該
第２基準電源（１９）とアースとの間に直列接続された
第２基準電圧発生用の抵抗（２０ａ）乃至（２０ｄ）か
ら成る第２抵抗群（２１〉と、前記抵抗（２０ａ）乃至
（２０ｄ）の接続点に得られる複数の第２基準電圧の内
の一つを選択するスイッチ（２２ａ）乃至（２２ｄ）か
ら成るスイッチ群（２３）とから構成される。又、（２
４）はアナログ入力、信号Ｖｘと前記基準電圧発生回路
（１３）からの基準電圧とを減算する減算回路、及び（
２５）は前記第１の二重積分型Ａ／Ｄ変換器（３）と同
様の構成を有し、前記Ｍ算回路（２４）の出力信号をＡ
／Ｄ変換する、下位ビット用の第２の二重積分型Ａ／Ｄ
変換器である。

第１図は、アナログ入力信号Ｖｘを上位下位２ビツトづ
つの合計４ビツトのデジタル信号に変換する場合を示す
もので、第１及び第２抵抗群（１６）及び（２１）は、
前記デジタル信号のビット数に応じて４個の抵抗を備え
ている。又、第１制御１回路（７）から発生する制御信
号（Ａ、Ｂ、Ｃ，Ｄ）は、第１乃至第４スイツチ（４ａ
）　、　（４ｂ）　、　（４ｃ）　、　（１１）を切換
制御する０選択回路（２６）から発生する制御信号（Ｅ
）は、スイッチ（２２ａ）乃至（２２ｄ）の内の１つの
みをオンさせるものである。尚、第１図のスイッチは初
期状態で図示の如く全てオフしているとする。

次にＡ／Ｄ変換動作について説明する。

（リセット期間） ノセット期間においては、第１制御回路（７）から制御
信号Ａが発生し、第１スイツチ（４ａ）をオンさせる。

すると、積分用の第１コンデンサ（２７）が放電するの
で、第１積分回路（５）の出力電圧は、第２図のリセッ
ト期間に示す如く零となる。

（入力電圧積分期間：１＋） フセット期間から入力電圧積分期間になると、第１制御
回路（７）から制御信号Ｂが発生するとともに、制御信
号Ａが停止し、第２スイツチ（４ｂ）のみがオンする。

前記第２スイツチ（４ｂ）がオンすると、アナログ入力
信号Ｖｘの積分が開始する。

又、同時に第１制御回路（７）に内蔵されるカウンタが
、クロックｆｉ（１０）からのクロックパルスを取り込
み、計数を開始する。この時、第１抵抗（２８）に流れ
る電流工１は、 ＩＩ＝ｖｘ／ＲＩ　　　・・・・・・・・・・・・・・
・・・・川　　（１）〔ただし、Ｒ１は第１抵抗（２８
）の抵抗値〕となる。第１積分回路（５）の出力電圧を
ｖｏｌとすると、■、は Ｖｏ＋＝　　Ｉ　１ｔ　１／　ＣＩ　　・・・・・・・
旧・・・旧・・　　（２）となる。そこで、第（１）式
を第（２）式に代入すれば、前記出力電圧Ｖつ、は Ｖｅｒ−（１／　Ｃ＋）（Ｖｘ／　Ｒ＋）ｎ　　＋Ｔ　
　−−（３）となり、第２図の実線に沿って下降する。

その後、第１制御回路（７）に内蔵されるカウンタが、
クロックパルスを所定計数し、計数完了信号を発生する
と、前記第１制御回路（７）から制御信号Ｃが発生する
。

（基準電圧積分期間：ｔ、） 前記制御信号Ｃに応じて第１及び第２スイツチ（４ａ）
及び（４ｂ）はオフし、第３スイツチ（４Ｃ）はオンす
る。第３スイツチ（４Ｃ）がオンすると、前記信号ＶＸ
と逆極性の基準電圧−Ｖｒｅｆが第１アンプ（２９）の
負入力端子（−〉に印加されるので、第１コンデンサ（
２７）の放電が行なわれ定電流（Ｖｒｅｆ／　Ｒ１）が
第１抵抗（２８）を流れる。一方、前記第３スイツチ（
４Ｃ）のオンと同時に、第１制御回路（７）はクロック
源（１０）からのクロックパルスを通過させ、第１カウ
ンタ（８）に印加する。その為、前記第１カウンタ（８
）は、計数を開始する。

第１コンデンサ（２７）の初期充電電圧をＶｃｏとする
と、該電圧Ｖｃｏは Ｖｃｏ＝　　Ｖａｔ−（１／Ｃ＋）（Ｖｘ／Ｒ＋）ｎｌ
’ｒ−−・（４）である、前記第１コンデンサ（２７）
の放電期間中の第１積分回路（５）の出力電圧ＶＳｔは
、ＶｅｌＷ−（ｉ　／Ｃｔ）（Ｖｘ／Ｒｔ）ｎ　ＩＴ−
（１／　Ｃ５）（Ｖｒｅｆ／　Ｒ＋）ｔ　　＊”＝　　
（５）〔ただし、ｔ、は放電期間〕 となる、前記第１コンデンサ（２７）の放電は、第２図
の一点鎖線に示す如く、第１積分回路（５）の出力電圧
が零になるまで行なわれる。前記出力電圧が零になると
第１フンパレータ（６）が反転し、第１制御回路（７）
はクロック源（１０）からのクロックパルスを第１カウ
ンタ（８〉に供給する動作を停止する。この時の、前記
第１カウンタ（８）のクロックパルスの計数値をｎ、と
すると、放電期間ｔよはｔ愈＝ｎ、・Ｔ　　・・・・・
・・・・・・・・・・・・・・・・・・・（６）と表わ
すことが出来る。そこで、第（６）式を第（５）式に代
入し、出力電圧Ｖａｔを零とすれば、第（５）式よりデ
ジタル値ｎ、として、 ｎ　、ｌ！　ｎ　ｔ（Ｖｘ／Ｖｒｅｆ）　、　　”・・
・・・・”・（７）が得られる。従って、アナログ入力
信号Ｖｘをデジタル値ｎ、に変換することが出来る。前
記デジタル値ｎ、は、前記信号Ｖｘの上位ビットを示す
ものであり、本実施例の場合には２ビツトのデジタル信
号が発生し、第１ラッチ回路（９）でラッチきれて第１
出力端子（３０）に発生する。

きて、第１制御回路（７）から発生する制御信号りは、
第２図の期間ｔ、から期間ｔ、に切換わるタイミング（
時刻ｔａ）に発生するもので、第４スイツチ（１１）を
オンさせる。第４スイツチ（１１）のオン期間、即ち前
記制御信号りの発生期間は、保持回路（１２）が第１積
分回路（５）の出力信号を取り込むのに十分な時間に設
定される。時刻ｔａにおける第１積分回路（５）の出力
電圧をＶａとすると、該電圧Ｖａが保持回路（１２）で
保持され、比較回路（１７ａ）乃至（１７ｃ）に印加さ
れる。

ここで、第１基準電源（１４）の電圧は、最大アナログ
入力信号印加時の第１積分回路（５）の出力電圧と等し
く設定される。例えば、最大アナログ入力信号印加時の
第１積分回路（５）の出力電圧波形が第３図の実線の如
きものであるとすると、第１基準電源（１４〉の電圧は
一■４に設定される。第１図の実施例の場合、２ビツト
のデジタル信号を得る構成となっているので、前記電圧
−■４を４分割すべく抵抗（１５ａ）乃至（１５ｄ）に
よって分圧し、第１基準電圧（Ｖｌｅ　　Ｖｌ、Ｖｌ）
を得ている。

例えば、前記電圧Ｖａが電圧−■、と−Ｖ、との間にあ
ったとすると、比較回路（１７ａ）乃至（１７ｃ）の出
力端には（１，０，０＞の出力信号が発生し、選択回路
（２６）に印加される。すると、前記出力信号に応じて
選択回路（２６）は、制御信号Ｅを発生し、スイッチ群
（２３）のスイッチ（２２ａ）乃至（２２ｄ）の１つを
オンさせる。第２基準電源（１９）の電圧■、は、入力
端子（１）に印加されるアナログ入力信号の最大値と等
しく設定される。この場合にも、前記電圧ｖ−１を抵抗
（２０ａ）乃至（２０ｄ）によって、分圧し、４つの第
２基準電圧（Ｖ、、Ｖ、、Ｖ、、Ｖ、）を得ている。こ
の場合、前記制御信号Ｅに応じてスイッチ（２２ｃ）が
オンするので、第２基準電圧Ｖ、が減算回路（２４）に
印加される。

一方、減算回路（２４）には入力端子（１）からアナロ
グ入力信号Ｖｘが印加されているので、両信号の減算が
行なわれ、その減算結果△Ｖ（−Ｖｘ−Ｖ、）が第２の
二重積分型Ａ／Ｄ変換器（２５）に印加される。

ところで、基準電圧発生回路（１３）は並列比較方式で
構成されている為、その動作時間が非常に短い。その為
、第２の二重積分型Ａ／Ｄ変換器（２５）の積分動作開
始時刻は、第２図の時刻ｔａにほぼ一致する。第２の二
重積分型Ａ／Ｄ変換器（２５〉の動作は、前述の第１の
二重積分型Ａ／Ｄ変換器（３）の動作と同様であり、第
２制御回路（３１）から発生する制御信号（Ａ’、Ｂ’
、Ｃ’）に応じて第５乃至第７スイツチ（３２ａ）乃至
（３２ｃ）が適宜切換えられることにより行なわれる。

その結果を示す。

（入力電圧積分期間：ｔ、） 第２積分回路（閃）の出力電圧ｖ、、は、ｖｅｘ−−Ｈ
／ｃｍ）（△Ｖ　／　Ｒｔ　）　ｎ　ｓ　Ｔ　＝　・・
・（８）となる。

（基準電圧積分期間：ｔ、） 第２積分回路（嬰）の出力電圧■。８は、ｖ、＊−−ｃ
ｉ／ｃｔ）（△Ｖ　／　Ｒ＊　）　ｎ　ｓ　Ｔ（１／　
Ｃ＊）（Ｖｒｅｆ／　Ｒｔ”）　ｔ　＊　　・・”（９
＞〔ただし、ｔ、は放電期間〕 となる。ここで、放電期間ｔ、の間の第２カウンタ（３
６）におけるクロックパルスの計数値をｎ４とすると、
放電期間ｔ、は ｔ　ｓ−ｎ４・Ｔ　　　　　　　　　　　　・・・・・
・・・・・・・・・・・・・　　　（１０）となり、第
（１０〉式を第（９）式に代入し、出力電圧ｖａｎを零
とすれば、第（９）式よりデジタル値ｎ４として、 ｆｉ　、　ｍ　３３　、　（△Ｖ／Ｖｒｅｆ）　　・・
・・・・・旧・・・・・・・・　　（１１）が得られる
。従って、アナログ入力信号である入力電圧△Ｖをデジ
タル値ｎ４に変換することが出来る。前記デジタル値ｎ
４は、アナログ入力信号■Ｘの下位ビットを示すもので
あり、本実施例の場合には２ビツトのデジタル信号が発
生し、第２ラッチ回路（３７）でラッチされて第２出力
端子（３８）に発生する。

その結果、第１出力端子（３０）に得られる上位２ビツ
トのデジタル信号と第２出力端子（３８）に得られる下
位２ビツトのデジタル信号とをシリアルに配列すれば、
入力アナログ信号をＡ／Ｄ変換した結果の出力デジタル
信号を得ることが出来る。

さて、一般に二重積分型Ａ／Ｄ変換回路では入力アナロ
グ電圧の積分期間、最大２×２１個（Ｎは前記積分期間
のクロック数）のクロックを必要とするが、本発明にお
いては上位ビット積分の期間と、下位ビット積分の期間
とをオーバーラツプさせ、並列に処理しているので、必
要とする最大クロック数は３×２°／！個となり、従来
のそれに比べ大幅に減少させることが出来る。これは、
高次ビットのデジタル信号を得る場合はど、その効果が
大となり、その例を示す。

（ビット数）　（本発明のクロック数）　（従来のクロ
ック数）８ビツト　　　　　　４８個　　　　　　　５
１２個１６ビツト　　　　　　７６８個　　　　　１３
１０７２個尚、第１図の実施例における人力重圧積分期
間を一定時間、積分する方式でなくサンプルホールド方
式に置き換えれば、変換速度は更に向上する。ただし、
この場合、入力信号に対する絶対値のデジタル量は得ら
れないので、相対値で良いデジタルオーディオなどに適
する。

又、第１及び第２の二重積分型Ａ／Ｄ変換器（３）及び
（１３）の第１及び第２アンプ（２９）及び（３９）は
、共用出来る。

又、上位ビット、下位ビットのビット数は異ならせても
良い。

更に実施例においては、第２基準電源（１９）に加える
基準電圧を正極性とした為、減算回路（２４）を用いた
が、基準電圧の極性によっては減算回路（２４）は加算
回路にする必要がある。即ち、減算回路（２４）におい
てアナログ入力信号と基準電圧との演算を行ない、それ
らのレベル差に応じた出力を発生するものならばどのよ
うなものでも良い。

（ト）発明の効果 以上、述べた如く、本発明に依れば変換時間が大幅に短
縮された積分型Ａ／Ｄ変換回路を提供することが出来る
。特に本発明に依れば、上位ビットを得る為の第１の積
分型Ａ／Ｄ変換器に内蔵される積分回路の出力に基いて
下位ビットを得るようにしているので、上位ビットと下
位ビットの変換処理を並列に行なうことが出来、総合的
に変換時間の短縮が計れる。

【図面の簡単な説明】

第１図は、本発明の一実施例を示す回路図、第２図及び
第３図は、第１図の説明に供する為の特性図である。 （１）・・・入力端子、　（２〉・・・基準電源端子、
　（３）・・・第１の二重積分型Ａ／Ｄ変換器、　（１
１）・・・第４スイツチ、　（１２）・・・保持回路、
　（１３）・・・基準電圧発生回路、　（２４）・・・
減算回路、　（２５）・・・第２の二重積分型Ａ／Ｄ変
換器、　（３０）・・・第１出力端子、（３８）・・・
第２出力端子。

Claims (5)

【特許請求の範囲】
1. （１）アナログ入力信号のレベルに対応する上位ビット
   のデジタル信号を発生する第１の積分型Ａ／Ｄ変換器と
   、該第１の積分型Ａ／Ｄ変換器内の積分回路の出力信号
   を保持する保持回路と、該保持回路の出力信号に応じて
   、複数の基準電圧の内の上位ビットのレベルに対応する
   基準電圧を選択的に発生する基準電圧発生回路と、該基
   準電圧発生回路の出力基準電圧と前記アナログ入力信号
   との演算を行なう演算回路と、該演算回路の出力信号が
   印加され、前記アナログ入力信号のレベルに対応する下
   位ビットのデジタル信号を発生する第２の積分型Ａ／Ｄ
   変換器とから成ることを特徴とする積分型Ａ／Ｄ変換回
   路。
2. （２）前記第１及び第２の積分型Ａ／Ｄ変換器は、二重
   積分型Ａ／Ｄ変換器で構成されていることを特徴とする
   請求項第１項記載の積分型Ａ／Ｄ変換回路。
3. （３）前記積分回路の出力端と前記保持回路の入力端と
   の間にスイッチを有し、該スイッチを前記第１の積分型
   Ａ／Ｄ変換器に内蔵される第１の制御回路からの制御信
   号に応じて切換えることを特徴とする請求項第１項記載
   の積分型Ａ／Ｄ変換回路。
4. （４）前記基準電圧発生回路は、第１基準電源とアース
   との間に直列接続された複数の抵抗から成る第１抵抗群
   と、該第１抵抗群の複数の抵抗の接続点に得られる第１
   基準電圧と前記保持回路の出力信号とを比較する複数の
   比較回路から成る比較回路群と、第２基準電源とアース
   との間に直列接続された複数の抵抗から成る第２抵抗群
   と、該第２抵抗群の複数の抵抗の接続点に得られる第２
   基準電圧を前記演算回路に印加するスイッチ群と、前記
   比較回路群の出力信号に応じて前記スイッチ群の内の一
   つのスイッチを選択駆動する選択回路とから成ることを
   特徴とする請求項第１項記載の積分型Ａ／Ｄ変換回路。
5. （５）前記演算回路は減算動作を行なうことを特徴とす
   る請求項第１項記載の積分型Ａ／Ｄ変換回路。