JPH0226418A - 二重積分型ａ／ｄ変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、アナログ信号をデジタル信号に変換する為の
二重積分型Ａ／Ｄ（アナログ／デジタル）変換回路に関
するもので、特に変換時間の高速化を計った二重積分型
Ａ／Ｄ変換回路に関する。

（ロ）従来の技術 アナログ信号をデジタル信号に変換するＡ／Ｄ変換回路
は、従来から種々提案されており、用途に応じて選択使
用されている。例えば、変換時間が数ｍ８以上の低速用
のＡ／Ｄ変換回路としては、主に積分型のＡ／Ｄ変換回
路が用いられ、これはデジタルマルチメータや電子はか
り等に応用されている。また、変換時間が数μｓから数
百μＳの中速用Ａ／Ｄ変換回路としては、逐次比較方式
のＡ／Ｄ変換回路が用いられ、これはＰＣＭ通信やデジ
タルオーディオ等に応用されている。更に、変換時間が
数百ｎｓ以下の高速用Ａ／Ｄ変換回路としては、並列比
較方式のＡ／Ｄ変換回路が用いられ、ビデオ信号処理や
計測分野で応用されている。尚、Ａ／Ｄ変換回路に関し
ては、昭和６０年７月３０日付で発行された１図解Ａ／
Ｄコンバータ入門」に詳述きれている。

ところで、積分型のＡ／Ｄ変換回路の１つとして二重積
分型Ａ／Ｄ変換回路が知られている。前記Ａ／Ｄ変換回
路は、被測定電圧をアナログ積分器に印加し、一定時間
経過後前記被測定電圧の印加を停止し、これに代えて被
測定電圧とは逆極性の基準電圧を前記アナログ積分器に
印加する。これと同時に既知の周波数を有するクロック
パルスをカウンタに印加し、前記アナログ積分器の出力
電圧が最初の基準値に戻った時点で前記カウンタへのク
ロックパルスの供給を停止させる。この時、前記カウン
タに計数された計数値が被測定電圧に対応し、前記カウ
ンタの計数値からデジタル値を得るようにしている。二
重積分型Ａ／Ｄ変換回路は、素子数が少なくて済む点、
積分定数の変動の影響を受けない点、クロックパルスの
長期間に渡るドリフトの影響を受けない点など多くの利
点を有し、広く利用されている。

（ハ）発明が解決しようとする課題 しかしながら、二重積分方式では積分の際の時定数に依
存して変換時間が定まる為、変換時間が遅いという欠点
がある。変換時間が速いものとしては前述の如き並列比
較方式のＡ／Ｄ変換回路があるが、該Ａ／Ｄ変換回路は
、高次ビットのデジタル信号を得る場合には素子数を非
常に多く必要とするので、ＩＣ化したときチップ面積が
増大したり、消費電流が大になるという問題があった。

その為、変換時間が速い二重積分型Ａ／Ｄ変換回路が希
求されていた。

（ニ）課題を解決するための手段 本発明は、上述の点に鑑み成されたもので、アナログ入
力信号のレベルに対応する上位ビットのデジタル信号を
発生する第１の二重積分型Ａ／Ｄ変換器と、該Ａ／Ｄ変
換器の出力信号に応じて複数の基準電圧の内の１つを選
択的に発生する基準電圧発生回路と、該基準電圧発生回
路の出力基準電圧と前記アナログ入力信号との演算を行
なう演算回路と、該演算回路の出力信号が印加され、前
記アナログ入力信号のレベルに対応する下位ビットのデ
ジタル信号を発生する第２の二重積分型Ａ／Ｄ変換器と
から成ることを特徴とする。

（ネ）作用 本発明に依れば、第１の二重積分型Ａ／Ｄ変換器によっ
て、まずアナログ入力信号のレベルに対応する上位ビッ
トのデジタル信号を発生きせる。

そして、前記デジタル信号に応じて基準電圧発生回路の
基準電圧を選択し、選択きれた基準電圧と前記アナログ
入力信号との演算を行ない、その演算結果を第２の二重
積分型Ａ／Ｄ変換器によってＡ／Ｄ変換している。その
為、前記Ａ／Ｄ変換器の出力端には前記アナログ入力信
号の下位ビットに相当するデジタル信号を得ることが出
来る。

（へ）実施例 図は、本発明の一実施例を示す回路図で、（１）はアナ
ログ入力信号ｖｘが印加される入力端子、（２）は前記
アナログ入力信号と逆極性の基準電圧（−Ｖｒｅｆ、）
が印加される第１基準電源端子、（３）は第１積分回路
（４）、第１コンパレータ（５）、第１制御回路（６）
、第１カウンタ（７）及び第１ラッチ回路（８）から成
り、前記アナログ入力信号ｖ８のレベルに対応する上位
２ビツトを決定する第１の二重積分型Ａ／Ｄ変換器、（
９）は前記第１制御回路（６）にクロックパルスを供給
する為の第１クロツク源、（１０）乃至（１２）は、前
記第１制御回路（６）の第１乃至第３制御信号（Ｓ＋−
乃至Ｓ、）に応じて開閉する第１乃至第３スイツチ、（
１３）乃至（１６）は第２基準電源端子（１７）（”Ｖ
ｒｅｆ、）とアースとの間に直列接続された基準電圧発
生用の抵抗、（１８）乃至（２１）は前記抵抗（１３〉
乃至（１６）の各接続点に得られる複数の基準電圧の内
の１つを選択する為の第４乃至第７スイツチ、　（２２
）はアナログ入力信号■８と前記第４乃至第７スイツチ
（１８）乃至（２１）によって選択された基準電圧との
減算を行なう減算回路、（２３）は第２積分回路（２４
〉、第２フンパレータ（２５）、第２制御回路（２６）
、第２カウンタ（２７）及び第２ラッチ回路（２８）か
ら成り、前記アナログ入力信号ｖ８のレベルに対応する
下位２ビツトを決定する第２の二重積分型Ａ／Ｄ変換器
、（２９）は前記第２制御回路（２６）にクロックパル
スを供給する為の第２クロック源、（３０）は前記第１
ラッチ回路（８）の出力信号に応じて前記第４乃至第７
スイツチ（１８）乃至（２１）及び第８スイツチ（３１
）を切換える為の制御信号（Ｓ、。

乃至Ｓ、、）を発生する第３制御回路、（３２）及び（
３３）は、前記第２制御回路（２６）の第９及び第１０
制御信号（Ｓ、１及びＳ、。、）に応じて開閉する第９
及び第１０スイツチである。

次に動作を説明する０図は、アナログ入力信号を４ピツ
トのデジタル信号に変換する場合の回路図である。まず
、初期状態においては、第１制御回路（６）から第１制
御信号Ｓ１ｍが発生し、第１スイツチ（１０）を閉成さ
せる。（この時、第２及び第３スイツチ（１１）及び（
１２）は開成している。）すると、積分用の第１コンデ
ンサ（３４）が放電するので、第１積分回路（４）の出
力電圧は零となる。次に第１制御回路（６）が第１クロ
ツク源（９）からのクロックパルスの取り込みを開始す
る。取り込みが開始されると、第１制御回路（６）は内
蔵するカウンタによって、前記クロックパルスの計数を
開始するとともに、第２制御信号Ｓｍｍを発生し、第２
スイツチ（１１）のみを閉成させる。

尚、この時、第１及び第３スイツチ（１０）及び（１２
〉は、開成状態となる。第２スイツチ（１１）が閉成す
ると、アナログ入力信号ｖｘが、第１アンプ（３５）の
負入力端子（−）に印加され、前記信号■８の積分が一
定時間行なわれる。この時、第１抵抗（３６）に流れる
電流１１は、 １、＝Ｖ、／Ｒ，・・・・・・・・・・・・・・・・・
・・・・（１）〔ただし、Ｒ８は第１抵抗（３６）の抵
抗値〕となる。第１積分回路（りの出力電圧をＶＯＩと
するとＶｌｌは Ｖｅｌ”　　Ｌｔｔ／Ｃ＋　　　・・・・・・・・・・
・・・・・・・・・・・（２）となる。第（１）式を第
（２）式に代入すれば、前記電圧Ｖｅｌは Ｖｏ＋＝　　（１／Ｃ＋）（Ｖｘ／Ｒ＋）ｎｔＴ””・
””’（３）となる。第１制御回路（６）はクロックパ
ルスを所定計数すると、計数完了信号を発生し、第２ス
イツチ（１１）を開成させるとともに第３スイツチ（１
２）を閉成させる。

第３スイツチ（１２）が閉成すると、前記信号ｖ８と逆
極性の基準電圧−Ｖｒｅｆ、が第１アンプ（３５）の負
入力端子（−）に印加されるので、第１コンデンサ（３
４）の放電が行なわれ一定電流（Ｖｒｅｆ　Ｉ／Ｒ、）
が第１抵抗（３６）を流れる。一方、前記第３スイツチ
（１２）の閉成と同時に、第１制御回路（６）は第１ク
ロツク源（９）からのクロックパルスを通過させ、第１
カウンタ（７）に印加す′る。その為、前記第１カウン
タ（７）は、計数を開始する。

第１コンデンサ（３４）の初期充電電圧をＶ。０とする
と、該電圧■。。は Ｖｃｏ−Ｖａｔ−（１／Ｃ＋）（Ｖｘ／Ｒｔ）ｎｔＴ”
・・・・・（４）である、前記第１コンデンサ（３４〉
の放電期間中の第１積分回路（４）の出力電圧ｖａｎは
、■、、”　−（１／ＣＩ）（Ｖｘ／Ｒｔ　）ｎｔＴ（
１／Ｃ＋　）（−Ｖｒｅｆ　＋／Ｒｔ　）ｔｔ　・”　
・・・＝　（５）〔ただし、ｔ、は放電期間〕 となる。前記第１コンデンサ（３４）の放電は、第１積
分回路（４）の出力電圧が零になるまで行なわれる。前
記出力電圧が零になると第１コンパレータ（５）が反転
し、第１制御回路（６）は第１クロツク源（９）からの
クロックパルスを第１カウンタ（７）に供給する動作を
停止する。この時の、前記第１カウンタ（７）のクロッ
クパルスの計数値をｎ、とすると、放電期間ｔ、は ｊ　！　−ｎ＊・Ｔ　　　　　・・・・・・・・・・・
・・・・・・・（６）と表わすことが出来る。第（６）
式を第（５）式に代入し、出力電圧Ｖａｔを軍とすれば
、第（５）式よりデジタル値ｎ、として、 ｎｔ＝ｎ＋（Ｖｘ／Ｖｒｅｆｌ）　　ｍ＊＋ｅｍｍｍｅ
＋＋　（７）が得られる。従って、アナログ入力信号ｖ
８をデジタル値ｎ、に変換することが出来る。前記デジ
タル値ｎ、は、前記信号ｖ８のレベルに対応する上位ビ
ットのデジタル信号を示すものであり、本実施例の場合
には２ビツトのデジタル信号が発生し、第１ラッチ回路
（８）でラッチされて第１出力端子（３７）に発生する
。又、前記第１ラッチ回路（８）の出力デジタル信号が
第３制御回路（３０）に印加きれると、第３制御回路（
３０）は第４乃至第７スイツチ（１８）乃至り２１）及
び第８スイツチ（３１）を開閉させる為の制御信号を発
生する。

今、アナログ入力信号ｖ８のレベルが、抵抗（１５）の
両端にそれぞれ発生する基準電圧ｖ１及び■、の間の値
（Ｖ＋　＜　Ｖｘ　＜　’／！　）であったとすると、
第３制御回路（３０）からの制御信号Ｓ６．に応じて第
４乃至第７スイツチ（１Ｂ）乃至（２１）の内、第６ス
イツチ（２０）のみが閉成し、基準電圧■、が減算回路
（２２）に印加される。又、同時に第３制御回路（３０
）からの制御信号Ｓａ、に応じて第８スイツチ（３１）
が閉成する。

すると、前記減算回路（２２）において、アナログ入力
信号Ｖ！と前記基準電圧Ｖ、との減算が行なわれ、その
減算結果Δｖ（−ｖｘ−＋＋　）が、第２積分回路（２
４）を構成する第２アンプ（３８）の負入力端子（−）
に印加される。

第２の二重積分型Ａ／Ｄ変換器（２３）の動作は、前述
の第１の二重積分型Ａ／Ｄ変換器（３）の動作と同様で
あり、まず第２制御回路（２６）からの第９制御信号Ｓ
ｏｂに応じて第９スイツチ（３２）が閉成し、第２コン
デンサ（３９）が放電して初期状態が設定される。その
後、減算回路（２２）の前述の出力電圧ΔＶの積分が行
なわれる。その結果、第２積分回路（２４）の出力重圧
Ｖａｍは、 Ｖｅ　＊　−−（１／Ｃｘ　）（ΔＶ／Ｒｔ　）ｎｓＴ
・＝　＋＋＋　＋＋＋　＋＋　（８）となる。その後、
第８スイツチ（３１）が開成し、第１０スイツチ（３３
）が閉成すると、第２コンデンサ（３９）の放電が開始
し、放電期間中の第２積分回路（２４）の出力電圧ＶＯ
Ｗは ｖ、ｔｍ　−（１／Ｃり（ΔＶ／Ｒ＊）ｎｓＩ’−（１
／Ｃ，＞（−ｖｒｅｆ＋／Ｒ＊　）ｔｓ　・・−・−−
−−（９）〔ただし、ｔ、は放電期間〕 となる。ここで、放電期間ｔ、の間の第２カウンタ（２
７）におけるクロックパルスの計数値をｎ４とすると、
放電期間ｔ、は ｔ、　ｔｍ　ｎ４・工　　　　　　　　・・・・・・・
・・（１０）となり、第（１０）式を第（９）式に代入
し、出力電圧■。。

を零とすれば、第（９）式よりデジタル値ｎ４として、 Ｑ４ｍｎ、（ΔＶ／Ｖｒｅｆ＋）　　　　　　・””　
　（１１）が得られる。従って、アナログ入力信号であ
る入力電圧ΔＶをデジタル値ｎ４に変換するとことが出
来る。前記デジタル値ｎ、は、アナログ入力信号■８の
レベルに対応する下位ビットを示すものであり、本実施
例の場合には２ビツトのデジタル信号が発生し、第２ラ
ッチ回路〈２８）でラッチされて第２出力端子（４０）
に発生する。

その結果、第１出力端子（３７）に得られる上位２ビツ
トのデジタル信号と第２出力端子（４０）に得られる下
位２ビツトのデジタル信号とをシリアルに配列すれば、
入力アナログ信号をＡ／Ｄ変換した結果の出力デジタル
信号を得ることが出来る。

さて、一般に二重積分型Ａ／Ｄ変換回路では入力アナロ
グ電圧の積分期間、最大２×２Ｎ個（Ｎは前記積分期間
のクロック数）のクロックを必要とするが、本発明にお
いては上位ビットを決定してからその結果に基づき下位
ビットを決定しているので、上位ビットと下位ビットが
それぞれ等しいビット数の場合、上位・下位ビットをそ
れぞれ決定するＡ／Ｄ変換回路のクロック数を従来の半
分（Ｎ／２）にすることが出来る。その為、実施例にお
いて必要とする最大クロツタ数は（２Ｘ２””）個と（
２Ｘ２””）個との和となり、４　Ｘ　２　Ｎ／１個と
なる。従って、従来のそれに比べ非常に少なくなり、変
換時間を大幅に早めることが出来る。これは高次ビット
のデジタル信号を得る場合はど、その効果が大となりそ
の例を示す。

（ビット数）（本発明のクロック数）（従来のクロ雫り
数）４ビツト　　　１６個　　　　　　　　　３２個８
ビツト　　　６４個　　　　　　　　５１２個１６ビツ
ト　　１０２４個　　　　　　１３１０７２個尚、実施
例における入力アナログ信号の積分期間をサンプルホー
ルド動作に置き換えれば変換速度は更に向上する。又、
第１図の実施例においては第１及び第２の二重積分型Ａ
／Ｄ変換器（３）及び（２３）内にそれぞれ第１及び第
２アンプ（３５）及び（３８）を用いたが、これらは共
用することも可能である。又、実施例においては上位ビ
ットと下位ビットのビット数が等しい場合について説明
したが、これは必らずしも等しくする必要は無く、ビッ
ト数は異なっていても良い、更に、実施例においては、
第２基準電源端子（１７）に加える基準重圧を正極性（
＋Ｖｒｅｆ＊）とした為、減算回路（２２）を用いたが
、基準電圧の極性によっては減算回路（２２〉は加算回
路として動作する場合がある。しかしながら、これは実
質的に減算動作である。

＜ト）発明の効果 以上、述べた如く、本発明に依ればＡ／Ｄ変換を行なう
に際し、上位ビットを第１の二重積分型Ａ／Ｄ変換器に
よって決定し、その結果に基づき下位ビットを第２の二
重積分型Ａ／Ｄ変換器によって得るようにしているので
、それぞれのＡ／Ｄ変換器の積分期間を短くすることが
出来、総合的に変換時間を短くすることが出来る。その
為、二重積分型Ａ／Ｄ変換回路が元々持っている多くの
利点を生かしたまま変換時間を高速にしたＡ／Ｄ変換回
路を提供することが出来る。

【図面の簡単な説明】

図は、本発明の一実施例を示す回路図である。 （１）・・・入力端子、　（２）・・・第１基準電源端
子、（３）・・・第１の二重積分型Ａ／Ｄ変換器、　（
１３〉乃至（１６）・・・抵抗、　（２２）・・・減算
回路、　（２３）・・・第２の二重積分型Ａ／Ｄ変換器
、　（３０）・・・第３制御回路。

Claims (3)

【特許請求の範囲】
1. （１）アナログ入力信号のレベルに対応する上位ビット
   のデジタル信号を発生する第１の二重積分型Ａ／Ｄ変換
   器と、該Ａ／Ｄ変換器の出力信号に応じて複数の基準電
   圧の内の１つを選択的に発生する基準電圧発生回路と、
   該基準電圧発生回路の出力基準電圧と前記アナログ入力
   信号との演算を行なう演算回路と、該演算回路の出力信
   号が印加され、前記アナログ入力信号のレベルに対応す
   る下位ビットのデジタル信号を発生する第２の二重積分
   型Ａ／Ｄ変換器とから成ることを特徴とする二重積分型
   Ａ／Ｄ変換回路。
2. （２）前記基準電圧発生回路は、基準電源と、該基準電
   源とアースとの間に直列接続された複数の抵抗とから成
   り、前記複数の抵抗の接続点に得られる電圧を基準電圧
   として用いることを特徴とする請求項第１項記載の二重
   積分型Ａ／Ｄ変換回路。
3. （３）前記複数の抵抗の数を、Ａ／Ｄ変換後のデジタル
   信号のビット数と等しくするようにしたことを特徴とす
   る請求項第２項記載の二重積分型Ａ／Ｄ変換回路。