JPH0248826A - 積分型ａ／ｄ変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、アナログ信号をデジタル信号に変換する為の
積分型Ａ／Ｄ（アナログ／デジタル）変換回路に関する
もので、特に変換時間の高速化を計った積分型Ａ／Ｄ変
換回路に関する。

（ロ）従来の技術 アナログ信号をデジタル信号に変換するＡ／Ｄ変換回路
は、従来から種々提案されており、用途に応じて選択使
用されている０例えば、変換時間が数ｍｓ以上の低速用
のＡ／Ｄ変換回路としては、主に積分型のＡ／Ｄ変換回
路が用いられ、これはデジタルマルチメータや電子はか
り等に応用されている。又、変換時間が数μｓから数百
μｓの中速用Ａ／Ｄ変換回路としては、逐次比較方式の
Ａ／Ｄ変換回路が用いられ、これはＰＣＭ通信やデジタ
ルオーディオ等に応用されている。更に、変換時間が数
百ｎｓ以下の高速用Ａ／Ｄ変換回路としては、並列比較
方式のＡ／Ｄ変換回路が用いられ、ビデオ信号処理や計
測分野で応用きれている。尚、Ａ／Ｄ変換回路に関して
は、昭和６０年７月３０日付で発行された１図解Ａ／Ｄ
コンバータ入門」に詳述されている。

ところで、積分型のＡ／Ｄ変換回路の１つとして二重積
分型Ａ／Ｄ変換回路が知られている。前記Ａ／Ｄ変換回
路は、被測定電圧を積分回路に印加し、一定時間（第２
図の入力電圧積分期間：ｔ、）経過後前記被測定電圧の
印加を停止し、これに代えて被測定電圧とは逆極性の基
準電圧を前記積分回路に印加する。（第２図の基準電圧
積分期間Ｈｔｒ）これと同時に既知の周波数を有するク
ロックパルスをカウンタに印加し、前記積分回路の出力
電圧が元の基準値（第２図の場合、零）に戻った時点で
前記カウンタへのクロ・ツタパルスの供給を停止させる
。この時、前記カウンタに計数された計数値が被測定電
圧に対応し、前記カウンタの計数値からデジタル値を得
るようにしている。二重積分型Ａ／Ｄ変換回路は、素子
数が少なくて済む点、積分定数の変動の影響を受けない
点、クロックパルスの長期間に渡るドリフトの影響を受
けない点など多くの利点を有し、広く利用されている。

（ハ）発明が解決しようとする課題 しかしながら、従来の積分方式では積分の際の時定数に
依存して変換時間が定まる為、変換時間が遅いという欠
点がある。変換時間が速いものとしては前述の如き並列
比較方式のＡ／Ｄ変換回路があるが、該Ａ／Ｄ変換回路
は、高次ビットのデジタル信号を得る場合には素子数を
非常に多く必要とするので、ＩＣ化したときチップ面積
が増大したり、消費電流が犬になるという問題があった
。その為、変換時間が速い二重積分型Ａ／Ｄ変換回路が
希求されていた。

（ニ）課題を解決するための手段 本発明は、上述の点に鑑み成されたもので、アナログ入
力信号のレベルに対応する上位ビットのデジタル信号を
発生する第１の積分型Ａ／Ｄ変換器と、該第１の積分型
Ａ／Ｄ変換器内の積分回路の出力信号を保持する保持回
路と、該保持回路の出力信号に応じて、複数の基準電圧
の内の上位ビットのレベルに対応する基準電圧を選択的
に発生する基準電圧発生回路と、該基準電圧発生回路の
出力基準電圧と前記アナログ入力信号との演算を行なう
演算回路と、正及び負の入力端子を有する積分用の増幅
器を備え該増幅器の正の入力端子に前記演算回路の出力
信号が印加され、前記演算回路の出力信号に応じて、前
記アナログ入力信号のレベルに対応する下位ビットのデ
ジタル信号を発生する第２の積分型Ａ／Ｄ変換器とから
成ることを特徴とする。

（＊）作用 本発明に依れば、上位ビットを得る為の第１の積分型Ａ
／Ｄ変換器に内蔵される積分回路の入力電圧積分期間後
の出力電圧を保持し、保持きれた出力電圧に応じて基準
電圧発生回路から上位ビットのレベルに対応する基準電
圧を選択する。そして、選択された基準電圧とアナログ
入力信号との演算を行ない、その演算結果を第２の積分
型Ａ／Ｄ変換器に依ってＡ／Ｄ変換している。その際、
前記選択された基準電圧を前記第２の積分型Ａ／Ｄ変換
器に内蔵される積分用の増幅器の正の入力端子に直接印
加している。その為、第１の積分型Ａ／Ｄ変換器の基準
電圧積分期間の開始時刻と、第２の積分型Ａ／Ｄ変換器
の基準電圧積分期間の開始時刻とをほぼ同時にすること
が出来、上位ビットと下位ビットを得る為の演算処理を
並列に行なうことが出来る。

（へ）実施例 第１図は、本発明の一実施例を示す回路図で、（１〉は
アナログ入力信号Ｖｘが印加される入力端子、（２）は
前記アナログ入力信号Ｖｘと逆極性の基準電圧（−ｖｒ
ｅｆ）が印加される基準電源端子、（３）は第１乃至第
３スイツチ（４ａ）乃至（４Ｃ）、第１積分回路り５）
、第１コンパレータ（６）、第１制御回路（７）、第１
カウンタ（８）、及び第１ラッチ回路（９）から成り、
前記アナログ入力信号Ｖｘの上位ビットを決定する第１
の二重積分型Ａ／Ｄ変換器、（１０）は前記第１制御回
路（７）にクロックパルスを供給する為のクロック源、
（１１）は前記第１積分回路（５）の出力信号が一端に
印加される第４スイツチ、（１２）は該第４スイツチ（
１１〉の他端に接続された保持回路、（１３）は上位ビ
ットアナログ電圧を得る為の基準電圧発生回路であり、
第１基準電源（１４）と、該第１基準電源（１４）とア
ースとの間に直列接続された第１基準電圧発生用の抵抗
（１５ａ）乃至＜１５ｄ）から成る第１抵抗群（１６）
と、前記複数の抵抗（１５ａ）乃至（１５ｄ）の接続点
に得られる第１基準電圧と前記保持回路（１２）の出力
信号とを比較する複数の比較回路（１７ａ）乃至＜１７
ｃ）から成る比較回路群（１８）と、選択回路（２６）
と、第２基準電源（１９）と、該第２基準電源（１９）
とアースとの間に直列接続された第２基準電圧発生用の
抵抗（２０ｇ）乃至（２０ｄ）から成る第２抵抗群（２
１）と、前記抵抗（２０ａ）乃至（２０ｄ）の接続点に
得られる複数の第２基準寛圧の内の一つを選択するスイ
ッチ（２２ａ）乃至（２２ｄ　）から成るスイッチ群（
η）とから構成される。又、（２４）はアナログ入力信
号Ｖｘと前記基準電圧発生回路（１３）からの基準電圧
とを減算する減算回路、（２５）は第１及び第２スイツ
チ（２７ａ）及び（２７ｂ　）、第２積分回路（２８）
、第２フンパレータ（２９）、第２制御回路（３Ｇ）、
第２カウンタ（３１）及び第２ラッチ回路（３２）から
成り、アナログ入力信号Ｖｘの下位ビ・χトを決定する
第２の積分型Ａ／Ｄ変換器である、第１図は、アナログ
入力信号Ｖｘを上位下位２ビツトづつの合計４ピツトの
デジダル信号に変換する場合を示すもので、第１及び第
２抵抗群（１６）及び（２１）は、前記デジタル信号の
ビット数に応じて４個の抵抗を備えている。又、第１制
御回路（７）から発生する制御信号（Ａ、Ｂ、Ｃ，Ｄ）
は、第１乃至第４スイツチ（４ａ）　、　（４ｂ）　、
　（４ｃ）　、　（１１〉を切換制御する１選択回路（
２６）から発生する制御信号（Ｅ）は、スイッチ（２２
ａ）乃至（２２ｄ）の内の１つのみをオンさせるもので
ある。尚、第１図のスイッチは初期状態で図示の如く全
てオフしているとする。

次にＡ／Ｄ変換動作について説明する。

（リセット期間） リセット期間においては、第１制御回路（７）から制御
信号Ａが発生し、第１スイツチ（４ａ）をオンさせる。

すると、積分用の第１コンデンサ（３３）が放電するの
で、第１積分回路（５）の出力電圧は、第２図のリセッ
ト期間に示す如く零となる。

（入力電圧積分期間：ｔｌ） リセット期間から入力電圧積分期間になると、第１制御
回路（７）から制御信号Ｂが発生するとともに、制御信
号Ａが停止し、第２スイツチ（４ｂ）のみがオンする。

前記第２スイツチ（４ｂ）がオンすると、アナログ入力
信号Ｖｘの積分が開始する。

又、同時に第１制御回路（７）に内蔵されるカウンタが
、クロック源（１０）からのクロックパルスを取り込み
、計数を開始する。この時、第１抵抗（３４）に流れる
電流１１は、 Ｘ、−Ｖ、／Ｒ１（１） ［ただし、Ｒ１は第１抵抗（３４）の抵抗値］となる。

第１積分回路（５）の出力電圧をｖ、１とすると、Ｖｌ
ｌは、 ■□冒−１１ｔ１／Ｃ１・・・・・・・・・・・・・・
・・・・・・・　　（２）となる、そこで、第（１）式
を第（２）式に代入すれば、前記出力電圧ｖ、１は、 Ｙｅｔ−−（１／Ｃｔ）（Ｖ−／Ｒ＋）ｎｔＴ　　−−
−−−−−−−（３）となり、第２図の実線に沿って下
降する。その後、第１制御回路（７）に内蔵されるカウ
ンタが、クロックパルスを所定計数Ｌ１計数完了信号を
発生すると、前記第１制御回路（７）から制御信号Ｃが
発生する。

（基準電圧積分期間：ｔ、） 前記制御信号Ｃに応じて第３スイツチ（４ｃ）はオンす
る。第３スイツチ（４Ｃ）がオンすると、前記信号Ｖｘ
と逆極性の基準電圧−Ｖ　ｒｅｆが第１アンプ（３５）
の負入力端子（−）に印加されるので、第１コンデンサ
（３３）の放電が行なわれ定電流（Ｖｒｅｆ／　Ｒｔ　
）が第１抵抗（３４）を流れる。一方、前記第３スイツ
チ（４Ｃ）のオンと同時に、第１制御回路（７）はクロ
ック源（１０）からのクロックパルスを通過させ、第１
カウンタ（８）に印加する。その為、前記第１カウンタ
（８）は、計数を開始する。

第１コンデンサ（３３）の初期充電電圧をＶＣＯとする
と、該電圧ｖｃ０は Ｖｃｏ　＝　−Ｖ＊　ｓ　−（１／　Ｃｔ　）（Ｖ−／
　Ｒ＋　）ｎｓＴ　・・・・・・（４）である、前記第
１コンデンサ（３３）の放電期間中の第１積分回路（５
）の出力電圧Ｖａｔは、Ｖｅｔ−−（ｔ／ｃｔ）（ｖ、
／Ｒ＋）ｎｔＴ−（ｔ／ｃｔ）（Ｖｒｅｆ／Ｒｔ）ｔ＊
　ｍｍｍ　（５）［ただし、ｔ８は放電期間コ となる、前記第１コンデンサ（３３）の放電は、第２図
の点線に示す如く、第１積分回路（５）の出力電圧が零
になるまで行なわれる。前記出力電圧が零になると第１
コンパレータ（６）が反転し、第１制御回路（７）はク
ロック源（１０）からのクロックパルスを第１カウンタ
（８）に供給する動作を停止する。この時の、前記第１
カウンタ（８）のクロックパルスの計数値をｎ、とする
と、放電期間ｔ、は、ｔ、■ｎ、・Ｔ（６） と表わすことが出来る。そこで、第（６）式を第（５）
式に代入し、出力電圧ｖ、、を零とすれば、第（５）式
よりデジタル値ｎ、として、 ｎ、ｍＨ，（ｖヨ／　Ｖｒｅｆ　）　　・・・・・・・
・・・・・・・・・・・・・・　（７）が得られる。従
って、アナログ入力信号ｖ２をデジタル値ｎ、に変換す
ることが出来る。前記デジタル値ｎ、は、前記信号ｖ８
の上位ビットを示すものであり、本実施例の場合には２
ビツトのデジタル信号が発生し、第１ラッチ回路（９）
でラッチされて第１出力端子（３６）に発生する。

さて、第１制御回路（７〉から発生する制御信号りは、
第２図の期間ｔ１から期間ｔ、に切換わるタイミング（
時刻ｔａ）に発生するもので、第４スイツチ（１１）を
オンさせる。第４スイツチ（１１）のオン期間、即ち前
記制御信号りの発生期間は、保持回路（１２）が第１積
分回路（５）の出力信号を取り込むのに十分な時間に設
定される０時刻ｔａにおける第１積分回路（５）の出力
電圧をＶａとすると、該電圧Ｖａが保持回路（１２〉で
保持され、比較回路（１７ａ）乃至（１７ｃ）に印加さ
れる。

ここで、第１基準電源（１４）の電圧は、最大アナログ
入力信号印加時の第１積分回路（５）の出力電圧と等し
く設定される。例えば、最大アナログ入力信号印加時の
第１積分回路（５）の出力電圧波形が第３図の実線の如
きものであるとすると、第１基準電源（１４）の電圧は
一■４に設定される。第１図の実施例の場合、２ビツト
のデジタル信号を得る構成となっているので、前記電圧
−■４を４分割すべく抵抗（１５ａ）乃至（１５ｄ）に
よって分圧し、第１基準電ｆｆ（−ｖｓ、−ｖｔ、−ｖ
、）　を得テイル。

例えば、前記電圧Ｖａが第３図の如く、電圧−■。

と−■、との間にあったとすると、比較回路（１７ａ）
乃至（１７ｃ）の出力端には（１，０，０）の出力信号
が発生し、選択回路り２６）に印加される。すると、前
記出力信号に応じて選択回路（２６）は、制御信号Ｅを
発生し、スイッチ群（２３）のスイッチ（２２ａ）乃至
（２２ｄ）の１つをオンさせる。

第２基準電源（１９）の電圧Ｖ、は、入力端子（１）に
印加されるアナログ入力信号の最大値と等しく設定され
る。この場合にも、前記電圧Ｖ、を抵抗（２０ａ）乃至
（２０ｄ）によって、分圧し、４つの第２基準電圧（Ｖ
ｓ、Ｖａ−Ｖｔ　、Ｖｓ）を得ている。この場合、前記
制御信号Ｅに応じてスイッチ（２２ｃ）がオンするので
、第２基準電圧Ｖ、が減算回路（２４）に印加される。

一方、減算回路（２４）には入力端子（１）からアナロ
グ入力信号ｖ８が印加されているので、両信号の減算が
行なわれ、その減算結果ΔＶ（−Ｖ、−Ｖ、）が第２の
積分型Ａ／Ｄ変換器（２５）に印加される。ところで、
基準電圧発生回路（１３）は並列比較方式で構成されて
いる為、その動作時間が非常に短い。その為、第２の積
分型Ａ／Ｄ変換器（２５）の動作開始時刻は、第２図の
時刻ｔａにほぼ一致する。今、前記減算結果ΔＶの極性
を負とすると、第２積分回路（評）の出力電圧は、瞬時
に−ΔＶとなる。この場合、第２の積分型Ａ／Ｄ変換器
（２５）は、入力電圧積分期間を有さす、リセット後、
直ちに基準電圧積分期間となる。

（基準電圧積分期間：ｔよ） 第２制御回路（３０）からの制御信号Ｂ゛に応じて第２
スイツチ（２７ｂ）がオンすると、基準電源端子（２）
からの基準電圧−Ｖ　ｒｅｆが第２抵抗（３７）の一端
に印加される。すると、前記第２抵抗（３７）に流れる
電流Ｉ、は、 １、−（−ΔＶ−（−Ｖｒｅｆ））／Ｒｔ　ｎ＋＋ｍｍ
　　（８）となり、該電流Ｉ、によって第２コンデンサ
（３８〉の充電が行なわれる。この時の、第２積分回路
（２８）の出力電圧ＶＨは、 となる。ここで、基準電圧積分期間ｔ、の間の第２カウ
ンタ（３１）におけるクロックパルスの計数値をｎ、と
すると、前記期間ｔ、は、 ｔ＊　！ｌｎｓ　＊　丁”　””　””　　（１０）と
なり、第（１０）式を第（９）式に代入し、出力電圧Ｖ
１１を零とすれば、第（９）式より電圧ΔＶとして、が
得られる。第（１１）式の右辺は電圧Δ■のデジタル値
を示すものであり、第２カウンタ（３１〉から２ビット
のデジタル信号が発生し、第２ラッチ回路（３２）でラ
ッチきれて第２出力端子（３９）に発生する。

その結果、第１出力端子（３６）に得られる上位２ビツ
トのデジタル信号と第２出力端子（３９）に得られる下
位２ビツトのデジタル信号とをシリアルに配列すれば、
入力アナログ信号をＡ／Ｄ変換した結果の出力デジタル
信号を得ることが出来る。

さて、前述のデジタル値ΔＶは、第（１１）式から明ら
かな如く、容量Ｃ８、抵抗値Ｒ８及びクロックの周期Ｔ
の変動の影響を受ける。この場合、分解能にバラツキが
生じてしまい、相対精度は得られるが、絶対精度は得ら
れないという問題がある。

第４図は、第１図の第２の積分型Ａ／Ｄ変換器（４０）
の別の実施例を示す回路図で、この場合には絶対精度が
得られるデジタルデータが得られる。

上位ビットの演算は、第１図の場合と同様であり、第５
図の上位ビット積分期間に示す如く行なわれるので、下
位ビットの演算動作についてのみ説明する。

第２の積分型Ａ／Ｄ変換器（４０）は、リセット後第２
制御回路（３０）から制御信号Ｆが発生し、第２スイツ
チ（４１）を図示の如く切換える。

（入力電圧積分期間：ｔ、） 減算回路（２４）の出力電圧（−ΔＶ）は、第３アンプ
（４２）の正入力端子（＋）及び第３コンパレータ（４
３）に印加される。この時、第２抵抗（３７）に流れる
電流Ｉ、は、 工、ｍ−ΔＶ／　Ｒ１（１２） となり、該電流■、によって第２コンデンサ（３８）の
充電が行なわれ、第５図の点線に示す如く時刻ｔ、から
徐々に低下する。この時の、第３積分回路（４４）の出
力電圧Ｖ　ｓｓは・ ［・ｔ、は基準電圧積分期間コ となり、前記期間ｔ、における第２カウンタ（３１）の
計数値をｎ４とし、第（１２）式を第（１３）式に代入
すると、前記電圧ｖ、、は、 となる。

（基準電圧積分期間：ｔ４） 前述の場合と同様に第２制御回路（３０）に内蔵きれる
カウンタが、計数を完了すると、第２制御回路（３０）
から制御信号Ｆが発生し、第２スイツチ（４１）を図示
と逆に切換える。この時、第２抵抗（３７）に流れる電
流は、第（８〉式の場合と等しくなり、その電流■４に
応じて第２コンデンサ（３８）は放電する。前記第２コ
ンデンサ（３８）の初期電圧をｖｅ。

とすると、ＶＣＯは、 となり、又第２コンデンサ（３８）の両端電圧をｖｏと
すると、■、は、 となる。一方、この時の第３積分回路（４４）の出力電
圧ｖ、４は、 ■、４−−■、−ΔＶ　　・・・・・・・・・・・・・
・・・・・・・・・・・　（１７）となるので、第（１
７）式に第（１６）式を代入すれば前記電圧ｖ、、は、 となる、ここで、電流工、は、第（８）式の如く、工４
■（−ΔＶ　＋　Ｖｒｅｆ　）／　Ｒ１・・・・・・・
・・・・・・・・　（１９）と表わされ、前記電圧Ｖ　
１４が−ΔＶになるまでの第２カウンタ（３１）の計数
値をｎ、とすると、第（１９）式は、 ・・・・・・・・・・・・・・・・・・・・・・・・　
（２０）と表わせれ、これを整理すると電圧ΔＶとして
、が得られる。ここで、第（２１）式の右辺は重圧ΔＶ
のデジタル値を示す、第（２１）式の右辺はクロックの
数と基準電圧Ｖ　ｒｅｆのみによって定まる。その為、
絶対精度の良いデジタル値が得られる。

さて、一般に二重積分型Ａ／Ｄ変換回路では入力アナロ
グ電圧の積分期間、最大２×２Ｈ個（Ｎは前記積分期間
のクロック数）のクロックを必要とするが、本発明にお
いては上位ビット積分の期間と、下位ビット積分の期間
とをオーバーラツプきせ、並列に処理しているので、必
要とする最大クロツタ数は、第１図の場合、２　Ｘ　２
　Ｍ／１個、第４図の場合３　Ｘ　２Ｎ／！個となり、
従来のそれに比べ大幅に減少させることが出来る０例え
ばＮ−１６の場合、 従来　　　第１１５０　　　　第２図 １３１、０７２個　　　　５１２個　　　　　７６８個
となる。

尚、第１図の第２の積分型Ａ／Ｄ変換器（２５）及び第
４（５０の第２の積分型Ａ／Ｄ変換器（４０）は、それ
単独でもＡ／Ｄ変換器として用いることが出来る。特に
第１図の前記Ａ／Ｄ変換器（２５）は、積分用のコンデ
ンサの充電を必要としないので、サンプルホールド型の
Ａ／Ｄ変換器に比べてもその変換速度が速く、相対的な
デジタル値が得たい場合には最適である。

更に、第４スイツチ（１１）の動作は、上位ビット積分
期間中の入力電圧積分期間にオンきせ、それ以降オフさ
せても良い、そうすれば、積分期間中の基準電圧発生回
路（１３）の動作が占める期間を実質的に零にすること
が出来る。

（ト）発明の効果 以上、述べた如く、本発明に依れば変換時間が大幅に短
縮された積分型Ａ／Ｄ変換回路を提供することが出来る
。特に本発明に依れば、上位ビットを得る為の第１の積
分型Ａ／Ｄ変換器に内蔵される積分回路の出力を、第２
の積分型Ａ／Ｄ変換器に内蔵されるアンプの正入力端子
に印加しているので、下位ビット積分における入力電圧
積分期間を省略することが出来る。

【図面の簡単な説明】

第１図は、本発明の一実施例を示す回路図、第２図及び
第３図は第１図の説明に供する為の特性図、第４図は、
本発明の別の実施例を示す回路図、及び第５図は、第４
図の説明に供する為の特性図である。 （３）・・・第１の二重積分型Ａ／Ｄ変換器、　（１１
）・・・第４スイツチ、　（１２）・・・保持回路、（
１３）・・・基準電圧発生回路、　（２４）・・・減算
回路、　（２５）・・・第２の積分型Ａ／Ｄ変換器。

Claims (8)

【特許請求の範囲】
1. （１）アナログ入力信号のレベルに対応する上位ビット
   のデジタル信号を発生する第１の積分型Ａ／Ｄ変換器と
   、該第１の積分型Ａ／Ｄ変換器内の積分回路の出力信号
   を保持する保持回路と、該保持回路の出力信号に応じて
   、複数の基準電圧の内の上位ビットのレベルに対応する
   基準電圧を選択的に発生する基準電圧発生回路と、該基
   準電圧発生回路の出力基準電圧と前記アナログ入力信号
   との演算を行なう演算回路と、正及び負の入力端子を有
   する積分用の増幅器を備え該増幅器の正の入力端子に前
   記演算回路の出力信号が印加され、前記演算回路の出力
   信号に応じて、前記アナログ入力信号のレベルに対応す
   る下位ビットのデジタル信号を発生する第２の積分型Ａ
   ／Ｄ変換器とから成ることを特徴とする積分型Ａ／Ｄ変
   換回路。
2. （２）前記積分用の増幅器は、出力端子と負の入力端子
   との間に積分用のコンデンサを有するとともに、前記負
   の入力端子と基準電源との間に抵抗及びスイッチの直列
   回路を有することを特徴とする請求項第１項記載の積分
   型Ａ／Ｄ変換回路。
3. （３）アナログ入力信号のレベルに対応する上位ビット
   のデジタル信号を発生する第１の積分型Ａ／Ｄ変換器と
   、該第１の積分型Ａ／Ｄ変換器内の積分回路の出力信号
   を保持する保持回路と、該保持回路の出力信号に応じて
   、複数の基準電圧の内の上位ビットのレベルに対応する
   基準電圧を選択的に発生する基準電圧発生回路と、該基
   準電圧発生回路の出力基準電圧と前記アナログ入力信号
   との演算を行なう演算回路と、正及び負の入力端子を有
   し、正の入力端子に前記演算回路の出力信号が印加され
   るとともに負の入力端子に２つの基準電源の一方が抵抗
   を介して接続される積分用の増幅器及び該増幅器の出力
   信号と前記演算回路の出力信号とを比較する比較器とを
   備え、前記アナログ入力信号のレベルに対応する下位ビ
   ットのデジタル信号を発生する第２の積分型Ａ／Ｄ変換
   器とから成ることを特徴とする積分型Ａ／Ｄ変換回路。
4. （４）前記第１の積分型Ａ／Ｄ変換器は、二重積分型Ａ
   ／Ｄ変換器で構成されていることを特徴とする請求項第
   １項又は第３項記載の積分型Ａ／Ｄ変換回路。
5. （５）前記積分回路の出力端と前記保持回路の入力端と
   の間にスイッチを有し、該スイッチを前記第１の積分型
   Ａ／Ｄ変換器に内蔵される第１の制御回路からの制御信
   号に応じて切換えることを特徴とする請求項第１項又は
   第３項記載の積分型Ａ／Ｄ変換回路。
6. （６）前記基準電圧発生回路は、第１基準電源とアース
   との間に直列接続された複数の抵抗から成る第１抵抗群
   と、該第１抵抗群の複数の抵抗の接続点に得られる第１
   基準電圧と前記保持回路の出力信号とを比較する複数の
   比較回路から成る比較回路群と、第２基準電源とアース
   との間に直列接続された複数の抵抗から成る第２抵抗群
   と、該第２抵抗群の複数の抵抗の接続点に得られる第２
   基準電圧を前記演算回路に印加するスイッチ群と、前記
   比較回路群の出力信号に応じて前記スイッチ群の内の一
   つのスイッチを選択駆動する選択回路とから成ることを
   特徴とする請求項第１項又は第３項記載の積分型Ａ／Ｄ
   変換回路。
7. （７）前記演算回路は減算動作を行なうことを特徴とす
   る請求項第１項又は第３項記載の積分型Ａ／Ｄ変換回路
   。
8. （８）アナログ信号が印加される入力端子と、基準電圧
   が印加される基準電源端子と、正及び負の入力端子を有
   し、該正の入力端子が前記入力端子に接続された差動型
   の増幅器と、該増幅器の負の入力端子と前記基準電源端
   子との間に直列接続された抵抗及びスイッチから成る直
   列回路と、前記増幅器の出力端子と負の入力端子との間
   に接続された積分用のコンデンサとからなる積分回路を
   備えたことを特徴とする積分型Ａ／Ｄ変換回路。