JPH0249056B2 - - Google Patents
Info
- Publication number
- JPH0249056B2 JPH0249056B2 JP55119217A JP11921780A JPH0249056B2 JP H0249056 B2 JPH0249056 B2 JP H0249056B2 JP 55119217 A JP55119217 A JP 55119217A JP 11921780 A JP11921780 A JP 11921780A JP H0249056 B2 JPH0249056 B2 JP H0249056B2
- Authority
- JP
- Japan
- Prior art keywords
- latch circuit
- signal
- master
- input
- logic level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
- H03K3/0372—Bistable circuits of the primary-secondary type
Description
【発明の詳細な説明】
本発明は、消費電力を少なくしたマスタスレー
ブフリツプフロツプに関するものである。
ブフリツプフロツプに関するものである。
半導体技術の進歩によつて集積度が向上してい
るが、その際発熱の問題が生じる。一般に
CMOS型は消費電力が少ないので発熱の問題は
比較的少ないが、集積度を大きくする上で問題が
ある。又nMOS型、pMOS型又はバイポーラ型で
は集積度を大きくするに従つて発熱の問題が大き
くなる。又フリツプフロツプには各種の構成が知
られているが、マスタスレーブフリツプフロツプ
は従来第１図に示す構成が一般的であり、ナンド
ゲートＧ１〜Ｇ８とインバータINV１，INV２
とを有し、CLはクロツク端子、INは入力端子、
Ｑ，は出力端子である。
るが、その際発熱の問題が生じる。一般に
CMOS型は消費電力が少ないので発熱の問題は
比較的少ないが、集積度を大きくする上で問題が
ある。又nMOS型、pMOS型又はバイポーラ型で
は集積度を大きくするに従つて発熱の問題が大き
くなる。又フリツプフロツプには各種の構成が知
られているが、マスタスレーブフリツプフロツプ
は従来第１図に示す構成が一般的であり、ナンド
ゲートＧ１〜Ｇ８とインバータINV１，INV２
とを有し、CLはクロツク端子、INは入力端子、
Ｑ，は出力端子である。
第２図は第１図の動作説明図であり、クロツク
ａを第２図ａ、入力信号ｂを第２図ｂに示すもの
とすると、インバータINV２の出力信号ｃは第
２図ｃに示すものとなり、ナンドゲートＧ１，Ｇ
２の出力信号ｄ，ｅは第２図ｄ，ｅに示すものと
なる。従つてマスタ側のラツチ回路を構成するナ
ンドゲートＧ３，Ｇ４の出力信府ｆ，ｇは、ナン
ドゲートＧ２の出力信号ｅが反転したときに、第
２図ｆ，ｇに示すものとなる。又クロツクａはイ
ンバータINV１で反転されてナンドゲートＧ５，
Ｇ６に加えられるので、スレーブ側のラツチ回路
を構成するナンドゲートＧ７，Ｇ８の出力信号
ｈ，ｉはクロツクａのタイミングで第２図ｈ，ｉ
に示すように反転する。
ａを第２図ａ、入力信号ｂを第２図ｂに示すもの
とすると、インバータINV２の出力信号ｃは第
２図ｃに示すものとなり、ナンドゲートＧ１，Ｇ
２の出力信号ｄ，ｅは第２図ｄ，ｅに示すものと
なる。従つてマスタ側のラツチ回路を構成するナ
ンドゲートＧ３，Ｇ４の出力信府ｆ，ｇは、ナン
ドゲートＧ２の出力信号ｅが反転したときに、第
２図ｆ，ｇに示すものとなる。又クロツクａはイ
ンバータINV１で反転されてナンドゲートＧ５，
Ｇ６に加えられるので、スレーブ側のラツチ回路
を構成するナンドゲートＧ７，Ｇ８の出力信号
ｈ，ｉはクロツクａのタイミングで第２図ｈ，ｉ
に示すように反転する。
ナンドゲートは例えば第３図に示すようにトラ
ンジスタＱ１〜Ｑ３により構成され、入力信号
Ａ，Ｂが共に“１”のときトランジスタＱ２，Ｑ
３がオンとなつて出力信号Ｃは“０”となる。即
ち出力信号Ｃが“０”のとき、電源電圧VDによ
りトランジスタＱ２，Ｑ３に電流が流れるもので
ある。従つて前述のナンドゲートＧ１〜Ｇ８に於
いても、出力信号“０”のとき電流が流れ、熱が
発生することになる。
ンジスタＱ１〜Ｑ３により構成され、入力信号
Ａ，Ｂが共に“１”のときトランジスタＱ２，Ｑ
３がオンとなつて出力信号Ｃは“０”となる。即
ち出力信号Ｃが“０”のとき、電源電圧VDによ
りトランジスタＱ２，Ｑ３に電流が流れるもので
ある。従つて前述のナンドゲートＧ１〜Ｇ８に於
いても、出力信号“０”のとき電流が流れ、熱が
発生することになる。
本発明は、前述の如きマスタスレーブフリツプ
フロツプに於いて、スレーブ側は情報を保持する
ものであるが、マスタ側は読込んだ情報をスレー
ブ側へ移す動作を行なうものであるから、その動
作時以外はマスタ側のゲートには電流が流れない
ように制御して、低消費電力化を図ることを目的
とするものである。以下実施例について詳細に説
明する。
フロツプに於いて、スレーブ側は情報を保持する
ものであるが、マスタ側は読込んだ情報をスレー
ブ側へ移す動作を行なうものであるから、その動
作時以外はマスタ側のゲートには電流が流れない
ように制御して、低消費電力化を図ることを目的
とするものである。以下実施例について詳細に説
明する。
第４図は本発明の実施例を示し、Ｇ１１〜Ｇ１
９はナンドゲート、INVはインバータ、CLはク
ロツク端子、INは入力端子、STはストローブ端
子、Ｑ，は出力端子である。又第５図は動作説
明図であり、クロツク端子CLに加えられるクロ
ツクａを同図ａ、入力端子INに加えられる入力
信号ｂを度図ｂに示すものとすると、ストローブ
端子STに加えられるストローブ信号ｃを、同図
ｃに示すように、クロツクａが“０”の期間とそ
の直前とを含むパルス幅とするものである。即
ち、スレーブ側のラツチ回路がクロツクａを反転
した信号により読込動作を行う期間と、この期間
の直前のマスタ側のラツチ回路が入力信号ｂの読
込みを可能とする最短の期間とを含むパルス幅と
するものである。
９はナンドゲート、INVはインバータ、CLはク
ロツク端子、INは入力端子、STはストローブ端
子、Ｑ，は出力端子である。又第５図は動作説
明図であり、クロツク端子CLに加えられるクロ
ツクａを同図ａ、入力端子INに加えられる入力
信号ｂを度図ｂに示すものとすると、ストローブ
端子STに加えられるストローブ信号ｃを、同図
ｃに示すように、クロツクａが“０”の期間とそ
の直前とを含むパルス幅とするものである。即
ち、スレーブ側のラツチ回路がクロツクａを反転
した信号により読込動作を行う期間と、この期間
の直前のマスタ側のラツチ回路が入力信号ｂの読
込みを可能とする最短の期間とを含むパルス幅と
するものである。
ナンドゲートＧ１９の出力信号ｄはストローブ
信号ｃと入力信号ｂとのナンド論理出力となり、
第５図ｄに示すものとなる。従つてナンドゲート
Ｇ１１，Ｇ１２の出力信府ｅ，ｆは常時“１”で
ストローブ信号ｃが“１”、クロツクａが“１”
のとき、入力信号ｂが“１”であると、出力信号
ｅは“０”、又入力信号ｂが“０”であると、出
力信号ｆは“０”となる。即ち第５図ｅ，ｆに示
すように短い期間だけ“０”となる。
信号ｃと入力信号ｂとのナンド論理出力となり、
第５図ｄに示すものとなる。従つてナンドゲート
Ｇ１１，Ｇ１２の出力信府ｅ，ｆは常時“１”で
ストローブ信号ｃが“１”、クロツクａが“１”
のとき、入力信号ｂが“１”であると、出力信号
ｅは“０”、又入力信号ｂが“０”であると、出
力信号ｆは“０”となる。即ち第５図ｅ，ｆに示
すように短い期間だけ“０”となる。
又マスタ側のラツチ回路を構成するナンドゲー
トＧ１３，Ｇ１４の出力信号ｇ，ｈは、ストロー
ブ信号ｃが“１”の期間のみ、出力信号ｅ，ｆに
応じて“０”となり、それ以外は“１”となる。
即ち第５図ｇ，ｈに示すものとなる。
トＧ１３，Ｇ１４の出力信号ｇ，ｈは、ストロー
ブ信号ｃが“１”の期間のみ、出力信号ｅ，ｆに
応じて“０”となり、それ以外は“１”となる。
即ち第５図ｇ，ｈに示すものとなる。
ナンドゲートＧ１５，Ｇ１６には、インバータ
INVにより反転されたクロツクａと、ナンドゲ
ートＧ１３，Ｇ１４の出力信号ｇ，ｈが加えられ
るので、スレーブ側のラツチ回路を構成するナン
ドゲートＧ１７，Ｇ１８の出力信号ｉ，ｊはクロ
ツクａのタイミングによつて入力信号ｂが保持さ
れ、第５図ｉ，ｊに示すものとなる。
INVにより反転されたクロツクａと、ナンドゲ
ートＧ１３，Ｇ１４の出力信号ｇ，ｈが加えられ
るので、スレーブ側のラツチ回路を構成するナン
ドゲートＧ１７，Ｇ１８の出力信号ｉ，ｊはクロ
ツクａのタイミングによつて入力信号ｂが保持さ
れ、第５図ｉ，ｊに示すものとなる。
第１図に示す従来例と第４図に示す、本発明の
実施例とに於いて、入力信号ｂ及びクロツクａが
同一であれば出力信号は同じくなるが、ナンドゲ
ートＧ１１〜Ｇ１４の出力信号ｄ〜ｇは入力信号
ｂの“１”、“０”に対応し、ストローブ信号ｃが
“１”の期間内に於いてのみ“０”となるから、
常時の消費電力は著しく少なくなることになる。
実施例とに於いて、入力信号ｂ及びクロツクａが
同一であれば出力信号は同じくなるが、ナンドゲ
ートＧ１１〜Ｇ１４の出力信号ｄ〜ｇは入力信号
ｂの“１”、“０”に対応し、ストローブ信号ｃが
“１”の期間内に於いてのみ“０”となるから、
常時の消費電力は著しく少なくなることになる。
以上説明したように、本発明は、クロツクａに
よつて読込んでラツチするマスタ側の複数のナン
ドゲート等のゲート回路からなるラツチ回路と、
クロツクａをインバータINVにより反転した信
号によつて、マスタ側のラツチ回路の出力信号を
読込んでラツチするスレーブ側の複数のナンドゲ
ート等のゲート回路からなるラツチ回路とを有
し、且つマスタ側のラツチ回路を構成する各ゲー
ト回路は、その出力論理レベルが、ストローブ信
号ｃが入力された時に、それぞれ入力論理レベル
に従つた論理レベルとなり、そのストローブ信号
ｃが入力されない時に、例えば、ナンドゲートの
場合の“１”の論理レベルのように低消費電力と
なる論理レベルに固定される構成を有し、又スト
ローブ信号ｃは、マスタ側のラツチ回路が入力信
号ｂの読込みを可能とする最短の期間と、スレー
ブ側のラツチ回路が読込動作を行う期間とを含む
パルス幅を有するものであり、スレーブ側のラツ
チ回路は常時動作状態となるが、マスタ側のラツ
チ回路は、入力信号ｂの読込みを行う期間のみ動
作状態となり、他の期間は低消費電力状態となる
から、マスタスレーブフリツプフロツプの約半分
の構成を占めるマスタ側の消費電力を著しく低減
することができる。
よつて読込んでラツチするマスタ側の複数のナン
ドゲート等のゲート回路からなるラツチ回路と、
クロツクａをインバータINVにより反転した信
号によつて、マスタ側のラツチ回路の出力信号を
読込んでラツチするスレーブ側の複数のナンドゲ
ート等のゲート回路からなるラツチ回路とを有
し、且つマスタ側のラツチ回路を構成する各ゲー
ト回路は、その出力論理レベルが、ストローブ信
号ｃが入力された時に、それぞれ入力論理レベル
に従つた論理レベルとなり、そのストローブ信号
ｃが入力されない時に、例えば、ナンドゲートの
場合の“１”の論理レベルのように低消費電力と
なる論理レベルに固定される構成を有し、又スト
ローブ信号ｃは、マスタ側のラツチ回路が入力信
号ｂの読込みを可能とする最短の期間と、スレー
ブ側のラツチ回路が読込動作を行う期間とを含む
パルス幅を有するものであり、スレーブ側のラツ
チ回路は常時動作状態となるが、マスタ側のラツ
チ回路は、入力信号ｂの読込みを行う期間のみ動
作状態となり、他の期間は低消費電力状態となる
から、マスタスレーブフリツプフロツプの約半分
の構成を占めるマスタ側の消費電力を著しく低減
することができる。
従つて、ストローブ信号ｃを加える為の僅かな
素子を追加するだけで、全体の発熱量を抑制する
ことができるから、高集積化が容易となる利点が
ある。なお、本発明は、前述の実施例のみに限定
されるものではなく、ナンドゲート等は他の理論
ゲートとすることも可能である。
素子を追加するだけで、全体の発熱量を抑制する
ことができるから、高集積化が容易となる利点が
ある。なお、本発明は、前述の実施例のみに限定
されるものではなく、ナンドゲート等は他の理論
ゲートとすることも可能である。
第１図は従来のマスタスレーブフリツプフロツ
プ、第２図は第１図の動作説明図、第３図はナン
ド回路の一例の回路図、第４図は本発明の実施例
のマスタスレーブフリツプフロツプ、第５図は第
４図の動作説明図である。 Ｇ１１〜Ｇ１９はナンド回路、INVはインバ
ータ、INは入力端子、CLはクロツク端子、ST
はストローブ端子、Ｑ，は出力端子である。
プ、第２図は第１図の動作説明図、第３図はナン
ド回路の一例の回路図、第４図は本発明の実施例
のマスタスレーブフリツプフロツプ、第５図は第
４図の動作説明図である。 Ｇ１１〜Ｇ１９はナンド回路、INVはインバ
ータ、INは入力端子、CLはクロツク端子、ST
はストローブ端子、Ｑ，は出力端子である。
Claims (1)
- 【特許請求の範囲】 １ 入力信号をロツクによつて読込んでラツチす
るマスタ側の複数のゲート回路からなるラツチ回
路と、前記クロツクを反転した信号によつて前記
マスタ側のラツチ回路の出力信号を読込んでラツ
チするスレーブ側の複数のゲート回路からなるラ
チツチ回路とを有するマスタスレーブフリツプフ
ロツプに於いて、 前記マスタ側のラツチ回路を構成する各ゲート
回路は、その出力論理レベルが、ストローブ信号
を入力した時に、それぞれ入力論理レベルに従つ
た論理レベルとなり、該ストローブ信号が入力さ
れない時に、低消費電力となる特定の論理レベル
に固定される構成を有し、該ストローブ信号は、
前記スレーブ側のラツチ回路が読込動作を行う期
間と、該期間の直前の前記マスタ側のラツチ回路
が前記入力信号の読込みを可能とする最短の期間
とを含むパルス幅を有することを特徴とするマス
タスレーブフリツプフロツプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55119217A JPS5744325A (en) | 1980-08-29 | 1980-08-29 | Master and slave flip-flop |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55119217A JPS5744325A (en) | 1980-08-29 | 1980-08-29 | Master and slave flip-flop |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5744325A JPS5744325A (en) | 1982-03-12 |
| JPH0249056B2 true JPH0249056B2 (ja) | 1990-10-29 |
Family
ID=14755845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55119217A Granted JPS5744325A (en) | 1980-08-29 | 1980-08-29 | Master and slave flip-flop |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5744325A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2712772B2 (ja) * | 1990-07-05 | 1998-02-16 | 株式会社ニコン | パターン位置測定方法及び装置 |
| US5467311A (en) * | 1990-07-31 | 1995-11-14 | International Business Machines Corporation | Circuit for increasing data-valid time which incorporates a parallel latch |
| US5459577A (en) * | 1992-06-01 | 1995-10-17 | Nikon Corporation | Method of and apparatus for measuring pattern positions |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55123238A (en) * | 1979-03-16 | 1980-09-22 | Nec Corp | Power supply system of logic circuit |
-
1980
- 1980-08-29 JP JP55119217A patent/JPS5744325A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5744325A (en) | 1982-03-12 |
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