JPH0352686B2 - - Google Patents
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- Publication number
- JPH0352686B2 JPH0352686B2 JP57209632A JP20963282A JPH0352686B2 JP H0352686 B2 JPH0352686 B2 JP H0352686B2 JP 57209632 A JP57209632 A JP 57209632A JP 20963282 A JP20963282 A JP 20963282A JP H0352686 B2 JPH0352686 B2 JP H0352686B2
- Authority
- JP
- Japan
- Prior art keywords
- gates
- circuit
- channel type
- transistor
- mos transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
Description
〔発明の技術分野〕
本発明はセツト、リセツト機能等を有するフリ
ツプフロツプ回路に関する。 〔発明の技術的背景とその問題点〕 第１図、第２図に示されるマスタースレーブ型
フリツプフロツプは、セツト（プリセツト）、リ
セツト（クリア）信号をNAND、NORゲートを
介して制御する回路である。図中１，２はデータ
ラインに設けられたクロツクドインバータ、３，
４はNANDゲート、５，６はクロツクドインバ
ータ、７，８はNORゲート、９〜１２はNAND
ゲート３，４、NORゲート７，８をスタテイツ
ク動作させるためのクロツクドインバータ、１３
はインバータである。第３図はクロツクドインバ
ータの記号とその詳細回路、第４図は第２図のフ
リツプフロツプ回路の動作を示すタイミングチヤ
ート、第５図ａはインバータ、第５図ｂは２入力
NANDゲート、第５図ｃは２入力NORゲートの
詳細回路図である。下記の第１表は第１図の動作
を示す真理値表、第２表は第２図の動作を示す真
理値表である。
ツプフロツプ回路に関する。 〔発明の技術的背景とその問題点〕 第１図、第２図に示されるマスタースレーブ型
フリツプフロツプは、セツト（プリセツト）、リ
セツト（クリア）信号をNAND、NORゲートを
介して制御する回路である。図中１，２はデータ
ラインに設けられたクロツクドインバータ、３，
４はNANDゲート、５，６はクロツクドインバ
ータ、７，８はNORゲート、９〜１２はNAND
ゲート３，４、NORゲート７，８をスタテイツ
ク動作させるためのクロツクドインバータ、１３
はインバータである。第３図はクロツクドインバ
ータの記号とその詳細回路、第４図は第２図のフ
リツプフロツプ回路の動作を示すタイミングチヤ
ート、第５図ａはインバータ、第５図ｂは２入力
NANDゲート、第５図ｃは２入力NORゲートの
詳細回路図である。下記の第１表は第１図の動作
を示す真理値表、第２表は第２図の動作を示す真
理値表である。
【表】
本発明は上記実情に鑑みてなされたもので、セ
ツト、リセツト機能等を有するフリツプフロツプ
において、高速化に対し、パターン占有面積を小
さくする、換言すれば各MOSトランジスタのチ
ヤネル幅を極力小さくできるフリツプフロツプ回
路を提供しようとするものである。 〔発明の概要〕 本発明はセツト、リセツト等のコントロール信
号を、保持（帰還）回路のゲートに直接入力する
ことにより、セツト或いはリセツトが働いていな
い時の回路動作に対する影響をなくするようにし
たものである。 〔発明の実施例〕 以下図面を参照して本発明の実施例を説明す
る。第６図は同実施例を示すが、これは第１図の
ものと対応させた場合の例であるから、対応個所
には同一符号を付して説明を省略し、特徴とする
点の説明を行なう。図中２１はクロツクドインバ
ータ２の出力データラインに介挿されたインバー
タである。電源VDDと出力端O1との間には、Ｐチ
ヤネル型のMOSトランジスタ２２〜２４を直列
接続し、出力端O1と電源VSSとの間にはＮチヤネ
ル型のMOSトランジスタ２５，２６を直列接続
し、出力端O1と電源VSSとの間にはＮチヤネル型
トランジスタ２７を設ける。トランジスタ２２，
２７のゲートにはセツト信号を供給し、トランジ
スタ２４，２５のゲートはデータＱラインに接続
し、トランジスタ２３，２６のゲートにはそれぞ
れクロツク信号φ、を供給する。 第６図の回路は、セツト端子が“１”の時トラ
ンジスタ２７がオンで、出力Ｑは強制的に“０”、
出力Ｑは強制的に“１”となり、第１図と同じ動
作である。一方、セツト端子が“０”の時トラン
ジスタ２２がオン、トランジスタ２７がオフで、
ブロツク２８は第１図のクロツクドインバータ１
０と等価になり、第１図の場合と同じ動作となる
ものである。 第６図の回路にあつては、出力ラインの負荷
を考えると、インバータ２１のゲート容量は、第
５図ａの場合と同様で小である。またブロツク２
８の帰還ループの接合容量は、トランジスタ２７
のみが大きければよいから、小さくて済む。従つ
てラインの負荷容量は小さくなるから、クロツ
クドインバータ２は高速となるものである。 第７図は本発明の他の実施例を示すが、これは
第２図のものと対応させた場合の例であるから、
対応個所には同一符号を付して説明を省略し、特
徴とする点の説明を行なう。クロツク信号φ、
は、原クロツクとリセツト信号を入力とする
NORゲート３１、インバータ３２，３３で形成
される。３４はクロツクドインバータ５の出力デ
ータラインに介挿されたインバータである。電源
VDDと出力端O2との間にはＰチヤネル型トランジ
スタ３５，３６を直列接続し、出力端O2と電源
VSSとの間にはＮチヤネル型トランジスタ３７〜
３９を直列接続する。また出力端O2と電源VDDと
の間にはＰチヤネル型トランジスタ４０を設け
る。トランジスタ３９，４０のゲートにはリセツ
ト信号を、インバータ４１を介して供給し、トラ
ンジスタ３６，３７のゲートはインバータ３４の
出力データラインに接続し、トランジスタ３５，
３８のゲートにはそれぞれクロツク信号、φを
供給する。クロツクドインバータ６の出力データ
ラインにはインバータ４２が介挿される。 第７図の回路はリセツト端子が“１”の時、ク
ロツクφ＝“１”、＝“０”となり、クロツクド
インバータ６がオン状態となる。一方、トランジ
スタ４０がオンし、出力端O2が“１”となつて
ａ点が“０”となり、第２表の真理値表のリセツ
トが成立つまり第２図の場合と同じ動作となるも
のである。またリセツト端子が“０”の時、
NORゲート３１はクロツク信号のみに影響され、
クロツクφ、がきまる。そしてトランジスタ４
０がオフし、トランジスタ３９がオンする。従つ
てブロツク４３は第２図のクロツクドインバータ
１１と等価になり、第２図の場合と同じ動作とな
るものである。 第７図の回路にあつては、クロツクドインバー
タ５の出力ラインを考えると、インバータ３４の
ゲート容量は前記の場合と同様に小である。また
クロツクドインバータ５の出力ラインの接合容量
は、トランジスタ４０のみを大きくすればよいか
ら、小さくて済む。従つてクロツクドインバータ
５の負荷容量は小となるから、該インバータ５は
高速となるものである。 第８図は第６図の変形例で、電源VDDと出力端
O1との間にＰチヤネル型トランジスタ２７1を設
け、トランジスタ２６と電源VSSとの間にＮチヤ
ネル型トランジスタ２２1を介挿し、これらトラ
ンジスタのゲートをコントロール信号入力端に接
続して、リセツトなる信号を与え、第６図のトラ
ンジスタ２７，２２は省略した場合の例である。
この場合は第６図のNANDゲート３に相当する
部分は、NORゲート３′とされ反転リセツト型の
フリツプフロツプとなる。 第９図は第７図の変形例で、電源VSSと出力端
O1との間にＮチヤネル型トランジスタ４０1を設
け、トランジスタ３５と電源VDDとの間にＰチヤ
ネル型トランジスタ３９1を介挿し、これらトラ
ンジスタのゲートをコントロール信号入力端に接
続し、第７図のトランジスタ４０，３９を省略し
た場合の例である。この場合はセツト型のフリツ
プフロツプ型となるものである。 〔発明の効果〕 以上説明した如く本発明によれば、回路動作の
高速化に対し少数のトランジスタのデイメンジヨ
ンを大きくすればよいから、小さいパターン占有
面積で済むフリツプフロツプ回路が提供できるも
のである。
ツト、リセツト機能等を有するフリツプフロツプ
において、高速化に対し、パターン占有面積を小
さくする、換言すれば各MOSトランジスタのチ
ヤネル幅を極力小さくできるフリツプフロツプ回
路を提供しようとするものである。 〔発明の概要〕 本発明はセツト、リセツト等のコントロール信
号を、保持（帰還）回路のゲートに直接入力する
ことにより、セツト或いはリセツトが働いていな
い時の回路動作に対する影響をなくするようにし
たものである。 〔発明の実施例〕 以下図面を参照して本発明の実施例を説明す
る。第６図は同実施例を示すが、これは第１図の
ものと対応させた場合の例であるから、対応個所
には同一符号を付して説明を省略し、特徴とする
点の説明を行なう。図中２１はクロツクドインバ
ータ２の出力データラインに介挿されたインバー
タである。電源VDDと出力端O1との間には、Ｐチ
ヤネル型のMOSトランジスタ２２〜２４を直列
接続し、出力端O1と電源VSSとの間にはＮチヤネ
ル型のMOSトランジスタ２５，２６を直列接続
し、出力端O1と電源VSSとの間にはＮチヤネル型
トランジスタ２７を設ける。トランジスタ２２，
２７のゲートにはセツト信号を供給し、トランジ
スタ２４，２５のゲートはデータＱラインに接続
し、トランジスタ２３，２６のゲートにはそれぞ
れクロツク信号φ、を供給する。 第６図の回路は、セツト端子が“１”の時トラ
ンジスタ２７がオンで、出力Ｑは強制的に“０”、
出力Ｑは強制的に“１”となり、第１図と同じ動
作である。一方、セツト端子が“０”の時トラン
ジスタ２２がオン、トランジスタ２７がオフで、
ブロツク２８は第１図のクロツクドインバータ１
０と等価になり、第１図の場合と同じ動作となる
ものである。 第６図の回路にあつては、出力ラインの負荷
を考えると、インバータ２１のゲート容量は、第
５図ａの場合と同様で小である。またブロツク２
８の帰還ループの接合容量は、トランジスタ２７
のみが大きければよいから、小さくて済む。従つ
てラインの負荷容量は小さくなるから、クロツ
クドインバータ２は高速となるものである。 第７図は本発明の他の実施例を示すが、これは
第２図のものと対応させた場合の例であるから、
対応個所には同一符号を付して説明を省略し、特
徴とする点の説明を行なう。クロツク信号φ、
は、原クロツクとリセツト信号を入力とする
NORゲート３１、インバータ３２，３３で形成
される。３４はクロツクドインバータ５の出力デ
ータラインに介挿されたインバータである。電源
VDDと出力端O2との間にはＰチヤネル型トランジ
スタ３５，３６を直列接続し、出力端O2と電源
VSSとの間にはＮチヤネル型トランジスタ３７〜
３９を直列接続する。また出力端O2と電源VDDと
の間にはＰチヤネル型トランジスタ４０を設け
る。トランジスタ３９，４０のゲートにはリセツ
ト信号を、インバータ４１を介して供給し、トラ
ンジスタ３６，３７のゲートはインバータ３４の
出力データラインに接続し、トランジスタ３５，
３８のゲートにはそれぞれクロツク信号、φを
供給する。クロツクドインバータ６の出力データ
ラインにはインバータ４２が介挿される。 第７図の回路はリセツト端子が“１”の時、ク
ロツクφ＝“１”、＝“０”となり、クロツクド
インバータ６がオン状態となる。一方、トランジ
スタ４０がオンし、出力端O2が“１”となつて
ａ点が“０”となり、第２表の真理値表のリセツ
トが成立つまり第２図の場合と同じ動作となるも
のである。またリセツト端子が“０”の時、
NORゲート３１はクロツク信号のみに影響され、
クロツクφ、がきまる。そしてトランジスタ４
０がオフし、トランジスタ３９がオンする。従つ
てブロツク４３は第２図のクロツクドインバータ
１１と等価になり、第２図の場合と同じ動作とな
るものである。 第７図の回路にあつては、クロツクドインバー
タ５の出力ラインを考えると、インバータ３４の
ゲート容量は前記の場合と同様に小である。また
クロツクドインバータ５の出力ラインの接合容量
は、トランジスタ４０のみを大きくすればよいか
ら、小さくて済む。従つてクロツクドインバータ
５の負荷容量は小となるから、該インバータ５は
高速となるものである。 第８図は第６図の変形例で、電源VDDと出力端
O1との間にＰチヤネル型トランジスタ２７1を設
け、トランジスタ２６と電源VSSとの間にＮチヤ
ネル型トランジスタ２２1を介挿し、これらトラ
ンジスタのゲートをコントロール信号入力端に接
続して、リセツトなる信号を与え、第６図のトラ
ンジスタ２７，２２は省略した場合の例である。
この場合は第６図のNANDゲート３に相当する
部分は、NORゲート３′とされ反転リセツト型の
フリツプフロツプとなる。 第９図は第７図の変形例で、電源VSSと出力端
O1との間にＮチヤネル型トランジスタ４０1を設
け、トランジスタ３５と電源VDDとの間にＰチヤ
ネル型トランジスタ３９1を介挿し、これらトラ
ンジスタのゲートをコントロール信号入力端に接
続し、第７図のトランジスタ４０，３９を省略し
た場合の例である。この場合はセツト型のフリツ
プフロツプ型となるものである。 〔発明の効果〕 以上説明した如く本発明によれば、回路動作の
高速化に対し少数のトランジスタのデイメンジヨ
ンを大きくすればよいから、小さいパターン占有
面積で済むフリツプフロツプ回路が提供できるも
のである。
第１図、第２図は従来のフリツプフロツプ回路
図、第３図はクロツクドインバータの記号及び回
路図、第４図は従来回路の動作を示すタイミング
チヤート、第５図はゲート回路の詳細図、第６図
は本発明の一実施例の回路図、第７図ないし第９
図は本発明の他の実施例の回路図である。 １，２，５，６，９，１２……クロツクドイン
バータ、３……NANDゲート、１３，２１，３
４，４２……インバータ、２２〜２４，３５，３
６，４０……Ｐチヤネル型MOSトランジスタ、
２５〜２７，３７〜３９……Ｎチヤネル型MOS
トランジスタ、O1，O2……出力端。
図、第３図はクロツクドインバータの記号及び回
路図、第４図は従来回路の動作を示すタイミング
チヤート、第５図はゲート回路の詳細図、第６図
は本発明の一実施例の回路図、第７図ないし第９
図は本発明の他の実施例の回路図である。 １，２，５，６，９，１２……クロツクドイン
バータ、３……NANDゲート、１３，２１，３
４，４２……インバータ、２２〜２４，３５，３
６，４０……Ｐチヤネル型MOSトランジスタ、
２５〜２７，３７〜３９……Ｎチヤネル型MOS
トランジスタ、O1，O2……出力端。
Claims (1)
- １ クロツクドインバータと反転ゲートを交互に
並べてカスケード接続した回路本体と、前記反転
ゲートをスタテイツク動作させるための保持ルー
プとを具備し、前記回路本体における前段側の反
転ゲートの保持ループ及び後段側の反転ゲートの
保持ループのうちの一方は、第１の電位供給端と
出力端との間に第１チヤネル型の第１ないし第３
のMOSトランジスタの直列回路を設け、第２の
電位供給端と前記出力端との間に第２チヤネル型
の第４、第５のMOSトランジスタの直列回路を
設け、第２の電位供給端と前記出力端との間に第
２チヤネル型の第６のMOSトランジスタを設け、
前記第３、第４のMOSトランジスタのゲートは
前記一方の反転ゲートの出力ラインに接続し、前
記第２、第５のMOSトランジスタのゲートには
互に反転関係を有するクロツク信号を供給し、前
記出力端は前記一方の反転ゲートの入力端に接続
し、前記第１、第６のMOSトランジスタのゲー
トには、前記回路本体の出力レベルを設定するコ
ントロール信号を印加することを特徴とするフリ
ツプフロツプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57209632A JPS59100614A (ja) | 1982-11-30 | 1982-11-30 | フリツプフロツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57209632A JPS59100614A (ja) | 1982-11-30 | 1982-11-30 | フリツプフロツプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59100614A JPS59100614A (ja) | 1984-06-09 |
| JPH0352686B2 true JPH0352686B2 (ja) | 1991-08-12 |
Family
ID=16576005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57209632A Granted JPS59100614A (ja) | 1982-11-30 | 1982-11-30 | フリツプフロツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59100614A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4924032B2 (ja) * | 2006-12-28 | 2012-04-25 | 富士通セミコンダクター株式会社 | ラッチ回路及びそれを備えたフリップフロップ回路並びに論理回路 |
| JP5875996B2 (ja) * | 2013-02-13 | 2016-03-02 | 株式会社東芝 | フリップフロップ回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6011489B2 (ja) * | 1978-12-13 | 1985-03-26 | 富士通株式会社 | フリツプフロツプ回路 |
-
1982
- 1982-11-30 JP JP57209632A patent/JPS59100614A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59100614A (ja) | 1984-06-09 |
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