JPH0249300A - Ｅｅｐｒｏｍ内蔵マイクロコンピュータ - Google Patents
Ｅｅｐｒｏｍ内蔵マイクロコンピュータInfo
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- JPH0249300A JPH0249300A JP63200646A JP20064688A JPH0249300A JP H0249300 A JPH0249300 A JP H0249300A JP 63200646 A JP63200646 A JP 63200646A JP 20064688 A JP20064688 A JP 20064688A JP H0249300 A JPH0249300 A JP H0249300A
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- data
- eeprom
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＥＥＰＲＯＭ内蔵マイクロコンピュータ、特にＥ Ｅ
Ｐ ＲＯＭ （Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａ
ｂｌｅ Ｐｒｏｇｒａｍ−ａｂｌｅ Ｒｅａｄ ０ｎｌ
ｙ Ｍｅｍｏｒｙ）に書き込んだ情報データの内容保持
に関し、 該ＥＥＰＲＯＭに初期に記憶した情報データの経時変化
を防止して、該情報データのデータリテンションを発生
する以前に、再書き込み処理をして、常に初期に記憶し
た情報データを保持することを目的とし、 データを処理するデータ処理部と、 アドレス信号、データ信号、リード／ライト信号及び割
り込み要求信号からなる制御線を介してデータ処理部に
接続され、かつ書き込みデータを電気的に消去、又は書
き込み可能なＥＥＰＲＯＭと、 前記ＥＥＰＲＯＭの記憶内容の消失を防止する記憶内容
検出手段とを具備し、 前記記憶内容検出手段の記憶内容が劣化していると、全
てのＥＥＰＲＯＭの記憶内容を再書き込みをすることを
含み構成する。
Ｐ ＲＯＭ （Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａ
ｂｌｅ Ｐｒｏｇｒａｍ−ａｂｌｅ Ｒｅａｄ ０ｎｌ
ｙ Ｍｅｍｏｒｙ）に書き込んだ情報データの内容保持
に関し、 該ＥＥＰＲＯＭに初期に記憶した情報データの経時変化
を防止して、該情報データのデータリテンションを発生
する以前に、再書き込み処理をして、常に初期に記憶し
た情報データを保持することを目的とし、 データを処理するデータ処理部と、 アドレス信号、データ信号、リード／ライト信号及び割
り込み要求信号からなる制御線を介してデータ処理部に
接続され、かつ書き込みデータを電気的に消去、又は書
き込み可能なＥＥＰＲＯＭと、 前記ＥＥＰＲＯＭの記憶内容の消失を防止する記憶内容
検出手段とを具備し、 前記記憶内容検出手段の記憶内容が劣化していると、全
てのＥＥＰＲＯＭの記憶内容を再書き込みをすることを
含み構成する。
本発明は、ＥＥＰＲＯＭ内蔵マイクロコンピュータに関
するものであり、更に詳しく言えば、ＥＥ Ｆ ＲＯＭ
（Ｅｌｅｃｔｒｉｃａｌｌｙ ！Ｅｒａｓａｂｌｅ
ＰｒｏｇｒａｍａｂｌｅＲｅａｄ ０ｎｌｙ Ｍｅｍｏ
ｒｙ）に書き込んだデータ内容の保持に関するものであ
る。
するものであり、更に詳しく言えば、ＥＥ Ｆ ＲＯＭ
（Ｅｌｅｃｔｒｉｃａｌｌｙ ！Ｅｒａｓａｂｌｅ
ＰｒｏｇｒａｍａｂｌｅＲｅａｄ ０ｎｌｙ Ｍｅｍｏ
ｒｙ）に書き込んだデータ内容の保持に関するものであ
る。
近年、ＥＰＲＯＭやＥＥＰＲＯＭ（消去可能な読み出し
専用記憶装置）を内蔵するマイクロコンピュータがＩＣ
カード等に多く組み込まれている。
専用記憶装置）を内蔵するマイクロコンピュータがＩＣ
カード等に多く組み込まれている。
しかし、ユーザの使用態様によっては、−度データをメ
モリセルに書き込んだ後は、長い期間書き込み処理を行
わない場合があり、ＥＥＰＲＯＭやＥＰＲＯＭではデー
タ保持特性が信転性の向上に大きく影響する。
モリセルに書き込んだ後は、長い期間書き込み処理を行
わない場合があり、ＥＥＰＲＯＭやＥＰＲＯＭではデー
タ保持特性が信転性の向上に大きく影響する。
そこで、データのリテンション（反転）を防止する機能
付のＥＥＰＲＯＭ内蔵マイクロコンピュータの要求があ
る。
付のＥＥＰＲＯＭ内蔵マイクロコンピュータの要求があ
る。
第７図は従来例に係るＥＥＰＲＯＭ内蔵マイクロコンビ
ュークを説明する図である。
ュークを説明する図である。
同図（ａ）はＥＥＰＲＯＭ内蔵マイクロコンピュータの
簡易構成図であり、１はＩＣカード等に組み込まれるＥ
ＥＰＲＯＭ内蔵マイクロコンピュータ、２は与えられた
データを処理するＣＰＵ（中央処理装置）、３は書き込
みデータを電気的に消去したり、プログラムしたりする
ことが可能なＥＥＰＲＯＭである。また、４はアドレス
信号５はデータ信号、６はリード／ライト信号、７はＥ
ＥＰＲＯＭ３によるデータ書き込み処理中に、ＣＰＵ２
に割り込みを要求する割り込み要求信号８はユーザの情
報データを入力する外部データ入力線、９は制御線であ
る。
簡易構成図であり、１はＩＣカード等に組み込まれるＥ
ＥＰＲＯＭ内蔵マイクロコンピュータ、２は与えられた
データを処理するＣＰＵ（中央処理装置）、３は書き込
みデータを電気的に消去したり、プログラムしたりする
ことが可能なＥＥＰＲＯＭである。また、４はアドレス
信号５はデータ信号、６はリード／ライト信号、７はＥ
ＥＰＲＯＭ３によるデータ書き込み処理中に、ＣＰＵ２
に割り込みを要求する割り込み要求信号８はユーザの情
報データを入力する外部データ入力線、９は制御線であ
る。
このような構成であるとき、情報データをＥＥＰＲＯＭ
３に書き込み処理する場合、ＣＰＵＩはＥＥＰＲＯＭ３
にリードライト信号６を送信し、ＥＥＰＲＯＭ３にアド
レス信号４と、データ信号５とを入力する。これにより
、同図（ｂ）に示すＥＥＰＲＯＭのメモリセル内では、
トランジスタＱｌ！のフローティングゲー）ＦＣに電荷
が蓄積されて、指定番地（アドレス）にデータが格納さ
れる。
３に書き込み処理する場合、ＣＰＵＩはＥＥＰＲＯＭ３
にリードライト信号６を送信し、ＥＥＰＲＯＭ３にアド
レス信号４と、データ信号５とを入力する。これにより
、同図（ｂ）に示すＥＥＰＲＯＭのメモリセル内では、
トランジスタＱｌ！のフローティングゲー）ＦＣに電荷
が蓄積されて、指定番地（アドレス）にデータが格納さ
れる。
０Ｍのメモリセルに一度情報データを書き込んだ後は、
長い期間（例えば数年間）書き込み処理を行わない場合
がある。
長い期間（例えば数年間）書き込み処理を行わない場合
がある。
このため、経時的にトランジスタＱ ＋３のフローティ
ングゲートに蓄積された電荷が何らかの原因で容量波は
現象を起こし、チャネルを反転させることがある。これ
により、データリテンション（データ化け）を起こした
り、誤読み出しをしたりして、データ保持特性が悪くな
るという問題がある。
ングゲートに蓄積された電荷が何らかの原因で容量波は
現象を起こし、チャネルを反転させることがある。これ
により、データリテンション（データ化け）を起こした
り、誤読み出しをしたりして、データ保持特性が悪くな
るという問題がある。
本発明は、かかる従来例の課題に鑑み創作されたもので
あり、巳ＥＰＲＯＭに初期に記憶した情報データの経時
変化を防止して、該情報データのデータリチンシコンを
発生する以前に、再書き込み処理をして、常に初期に記
憶した情報データを保持することを可能とするＥＥＰＲ
ＯＭ内蔵マイクロコンピュータの提供を目的とする。
あり、巳ＥＰＲＯＭに初期に記憶した情報データの経時
変化を防止して、該情報データのデータリチンシコンを
発生する以前に、再書き込み処理をして、常に初期に記
憶した情報データを保持することを可能とするＥＥＰＲ
ＯＭ内蔵マイクロコンピュータの提供を目的とする。
従って、ユーザの使用ａ様等により、ＥＢＰＲＣｔＩｌ
！！を解決するための手段〕 本発明のＥＥＰＲＯＭ内蔵マイクロコンビュー夕は、そ
の原理図を第１図に、その一実施例を第２〜７図に示す
ように、該マイクロコンピュータの構成をデータを処理
するデータ処理部１１と、アドレス信号Ａｄ ｄ、デー
タ信号Ｄａｔａ、 リード／ライト信号Ｒ／Ｗ及び割
り込み要求信号ＰＳからなる制御線ＢＵＳを介してデー
タ処理部１１に接続され、かつ書き込みデータを電気的
に消去、又は書き込み可能なＥＥＰＲＯＭＩ ２と、前
記ＥＥＰＲＯＭＩ ２の記憶内容の消失を防止する記憶
内容検出手段１３とを具備し、前記記憶内容検出手段１
３の記憶内容が劣化していると、全てのＥＥＰＲＯＭＩ
２の記憶内容を再書き込みをすることを特徴とし、 前記記憶内容検出手段１３が、ＥＥＰＲＯＭＩ２よりも
記憶性能を劣化させた専用メモリセル１３１と、読み出
し制御線Ｒ３を介して該専用メモリセル１３１に接続さ
れるチエツク電圧発生部１３２から成ることを特徴とし
、 また、前記記憶内容検出手段１３が、ＥＥＰＲＯＭＩ２
の一部又は全セルから引出される読み出し制？ＩｖＡＲ
ｓに、読み出し検出電圧Ｅ０と通常読み出し電圧Ｅとを
供給する電圧発生制御回路１３３と、付属処理回路１９
．２０から成り、読み出し電圧条件を変更することを特
徴とし、上記目的を達成する。
！！を解決するための手段〕 本発明のＥＥＰＲＯＭ内蔵マイクロコンビュー夕は、そ
の原理図を第１図に、その一実施例を第２〜７図に示す
ように、該マイクロコンピュータの構成をデータを処理
するデータ処理部１１と、アドレス信号Ａｄ ｄ、デー
タ信号Ｄａｔａ、 リード／ライト信号Ｒ／Ｗ及び割
り込み要求信号ＰＳからなる制御線ＢＵＳを介してデー
タ処理部１１に接続され、かつ書き込みデータを電気的
に消去、又は書き込み可能なＥＥＰＲＯＭＩ ２と、前
記ＥＥＰＲＯＭＩ ２の記憶内容の消失を防止する記憶
内容検出手段１３とを具備し、前記記憶内容検出手段１
３の記憶内容が劣化していると、全てのＥＥＰＲＯＭＩ
２の記憶内容を再書き込みをすることを特徴とし、 前記記憶内容検出手段１３が、ＥＥＰＲＯＭＩ２よりも
記憶性能を劣化させた専用メモリセル１３１と、読み出
し制御線Ｒ３を介して該専用メモリセル１３１に接続さ
れるチエツク電圧発生部１３２から成ることを特徴とし
、 また、前記記憶内容検出手段１３が、ＥＥＰＲＯＭＩ２
の一部又は全セルから引出される読み出し制？ＩｖＡＲ
ｓに、読み出し検出電圧Ｅ０と通常読み出し電圧Ｅとを
供給する電圧発生制御回路１３３と、付属処理回路１９
．２０から成り、読み出し電圧条件を変更することを特
徴とし、上記目的を達成する。
本発明のマイクロコンピュータによれば、ＥＥＰＲＯＭ
Ｉ２の記憶内容の消失を防止する記憶内容検出手段１３
を設けている。
Ｉ２の記憶内容の消失を防止する記憶内容検出手段１３
を設けている。
コノタメ、予め、ＥＥＰＲＯＭＩ２に比ヘテ、記憶性能
を劣化させた専用メモリセル１３１に、該ＥＥＰＲＯＭ
１２と同様に情報データを書き込み処理をし、例えばプ
ログラムやソフトウェア処理方法により、データ処理手
段１１を介して、定期的に専用メモリセル１３１の情報
データを読み出し処理をし、データリテンション（デー
タ化け）等の異常があれば、データ処理部１１に割り込
み要求をし、ＥＥＰＲＯＭＩ２の全てのメモリセルにつ
いて初期に記憶した情報データの再書き込み処理をする
ことが可能となる。
を劣化させた専用メモリセル１３１に、該ＥＥＰＲＯＭ
１２と同様に情報データを書き込み処理をし、例えばプ
ログラムやソフトウェア処理方法により、データ処理手
段１１を介して、定期的に専用メモリセル１３１の情報
データを読み出し処理をし、データリテンション（デー
タ化け）等の異常があれば、データ処理部１１に割り込
み要求をし、ＥＥＰＲＯＭＩ２の全てのメモリセルにつ
いて初期に記憶した情報データの再書き込み処理をする
ことが可能となる。
これにより、常に初期に記憶した、かつ高信頬度の情報
データを保持することが可能となる。
データを保持することが可能となる。
また本発明によれば、記憶内容検出手段１３がメモリ空
間の一部又は全てを対象とし、その読み出し電圧条件を
変更している。
間の一部又は全てを対象とし、その読み出し電圧条件を
変更している。
このため、ＥＥＰＲＯＭＩ ２のデータリテンションを
起こし始めたメモリセルについて、記憶保持状態をチエ
ツクすることができる。
起こし始めたメモリセルについて、記憶保持状態をチエ
ツクすることができる。
これにより、情報データの読み出しが困難であったり、
データリテンションを起こし始めていた場合は、ｃｐｕ
ｉｔに割り込みを要求し、ＥＥＰＲＯＭＩ２の全セルに
ついて再書き込み処理をし、初期に記憶したデータを保
持することが可能となる。
データリテンションを起こし始めていた場合は、ｃｐｕ
ｉｔに割り込みを要求し、ＥＥＰＲＯＭＩ２の全セルに
ついて再書き込み処理をし、初期に記憶したデータを保
持することが可能となる。
次に図を参照しながら本発明の実施例について説明をす
る。
る。
第２〜７図は、本発明の実施例に係るＥＥＰＲ０Ｍ内蔵
マイクロコンピュータを説明する図であり、第２図は、
本発明の各実施例に係る記憶内容検出手段を説明する図
を示している。
マイクロコンピュータを説明する図であり、第２図は、
本発明の各実施例に係る記憶内容検出手段を説明する図
を示している。
図において、１３１はＥＥＰＲＯＭの記憶内容保持のイ
ンジケーターとなる専用メモリセル（チエツク用メモリ
セル）であり、ワード線Ｗｌに接続されるセレクトゲー
トＳＧを有するＭＯＳ）ランジスタＱ、と、読み出し制
御線Ｒ３に接続されるコントロールゲートＣＧ及びフロ
ーティングゲ−）ＦＣを有するＭＯＳ）ランジスタＱ、
とにより構成さている。
ンジケーターとなる専用メモリセル（チエツク用メモリ
セル）であり、ワード線Ｗｌに接続されるセレクトゲー
トＳＧを有するＭＯＳ）ランジスタＱ、と、読み出し制
御線Ｒ３に接続されるコントロールゲートＣＧ及びフロ
ーティングゲ−）ＦＣを有するＭＯＳ）ランジスタＱ、
とにより構成さている。
また、１２２は通常読み出し電圧（２〜２．５（Ｖ）程
度）を発生する定電圧発生部、１３２は読み出し検出電
圧を発生するチエツク電圧発生部である。なお、Ｑ、、
Ｑ−はスイッチングトランジスタであり、Ｑ、はインバ
ータである。また、Ｒ３は読み出し検出電圧を伝送する
読み出し制御線である。
度）を発生する定電圧発生部、１３２は読み出し検出電
圧を発生するチエツク電圧発生部である。なお、Ｑ、、
Ｑ−はスイッチングトランジスタであり、Ｑ、はインバ
ータである。また、Ｒ３は読み出し検出電圧を伝送する
読み出し制御線である。
その動作は、ＥＥＰＲＯＭＩ２の読み出し動作と同様で
あるが、チエツク命令信号線Ｃ１にｒＨ。
あるが、チエツク命令信号線Ｃ１にｒＨ。
が入力されると、インバータＱｓを介してトランジスタ
Ｑ１が０ＦＦＬ、定電圧発生部の読み出し電圧の供給が
遮断され、チエツク電圧発生部１３２の読み出し電圧が
読み出し制御線Ｒ３を介して、トランジスタＱ４のコン
トロールゲートＣＧに人力され、フローティングゲート
ＦＣに蓄積された電荷、Ｏチャージに電界が関与され、
トランジスタＱ４が「ＯＮ」し、トランジスタＱ、のセ
レクトゲートＳＧがｒ ＨＪになると共にビット線Ｂｌ
に情報データ「０」又は「ＩＪが読み出される。
Ｑ１が０ＦＦＬ、定電圧発生部の読み出し電圧の供給が
遮断され、チエツク電圧発生部１３２の読み出し電圧が
読み出し制御線Ｒ３を介して、トランジスタＱ４のコン
トロールゲートＣＧに人力され、フローティングゲート
ＦＣに蓄積された電荷、Ｏチャージに電界が関与され、
トランジスタＱ４が「ＯＮ」し、トランジスタＱ、のセ
レクトゲートＳＧがｒ ＨＪになると共にビット線Ｂｌ
に情報データ「０」又は「ＩＪが読み出される。
このとき、予め専用メモリセル１３１のトランジスタＱ
４のメモリ性能は、通常のＥＥＰＲＯＭＩ２のメモリセ
ルより劣化させている。
４のメモリ性能は、通常のＥＥＰＲＯＭＩ２のメモリセ
ルより劣化させている。
これ等により、通常のＥＥＰＲＯＭＩ ２の記憶内容の
消失を防止する記憶内容検出手段が構成され、次に通常
のＥＥＰＲＯＭＩ２のメモリセルより劣化させる方法に
ついて説明をする。
消失を防止する記憶内容検出手段が構成され、次に通常
のＥＥＰＲＯＭＩ２のメモリセルより劣化させる方法に
ついて説明をする。
一般に、電荷（データ）の保持能力は、ＥＥＰＲＯＭの
メモリセル加わる電界によって、フローティングゲート
ＦＧにチャージされた電荷の移動難易度で決定される。
メモリセル加わる電界によって、フローティングゲート
ＦＧにチャージされた電荷の移動難易度で決定される。
このため、保持能力は、コントロールゲートＣＧに印加
する電界強度に大きく影響される。
する電界強度に大きく影響される。
従って、本発明の実施例に係る専用メモリセル１３１は
通常のＥＥＰＲＯＭＩ２のメモリセルもトランジスタＱ
４のコントロールゲートＣＧに印加する電界を強くする
ことにより記憶性能を劣化させることができる。
通常のＥＥＰＲＯＭＩ２のメモリセルもトランジスタＱ
４のコントロールゲートＣＧに印加する電界を強くする
ことにより記憶性能を劣化させることができる。
なお、その劣化させる方法は、トランジスタＱ４のフロ
ーティングゲートＦＣに記憶情報データとして正電荷■
をチャージさせた場合、コントロールゲートＣＧに通常
読み出し電圧より高い電源電圧ｖｃｃ−５（Ｖ）を印加
させる。また、フローティングゲートＦＧに記憶情報デ
ータとして負電荷Ｏをチャージさせた場合、コントロー
ルゲートＣＧに０〔ｖ〕を印加する。さらに、トランジ
スタＱ、のセレクトゲー）ＳＧを常に「ＯＮ」状態にし
、トランジスタＱ４のソース・ドレイン間にメモリセル
電流を流す方法により、通常のＥＥＰＲＯＭＩ２のメモ
リセルに比べて、専用メモリセルを記憶性能を劣化させ
ることができる。
ーティングゲートＦＣに記憶情報データとして正電荷■
をチャージさせた場合、コントロールゲートＣＧに通常
読み出し電圧より高い電源電圧ｖｃｃ−５（Ｖ）を印加
させる。また、フローティングゲートＦＧに記憶情報デ
ータとして負電荷Ｏをチャージさせた場合、コントロー
ルゲートＣＧに０〔ｖ〕を印加する。さらに、トランジ
スタＱ、のセレクトゲー）ＳＧを常に「ＯＮ」状態にし
、トランジスタＱ４のソース・ドレイン間にメモリセル
電流を流す方法により、通常のＥＥＰＲＯＭＩ２のメモ
リセルに比べて、専用メモリセルを記憶性能を劣化させ
ることができる。
第３図は、本発明の第１の実施例に係るＥＥＰＲＯＭ内
蔵マイクロコンピュータの構成図である。
蔵マイクロコンピュータの構成図である。
図において、記憶内容検出手段１３は、通常のＥＥＰＲ
ＯＭＩ２のメモリ空間とは別に設けられている。なお、
Ｉ２はメモリセル１２１と、定電圧発生部１２２から成
る電気的に消去又は書き込み可能なＥＥＰＲＯＭである
。１４は、情報データを読み出すセンスアンプ、１５は
書き込み／読み出しのエラーチェツクをするＥＣＣ回路
、１６は書き込み／読み出しデータを保持するデータレ
ジスタ１１７はアドレス（指定番地）を保持するアドレ
スレジスタ、１８は書き込み／読み出し信号を制御する
Ｒ／Ｗ制御部、１１はデータ処理をするＣＰＵ （中央
演算処理装置）である。また、Ｒ３は読み出し制御線、
ＰＳはＣＰＵに割り込みを要求する割り込み要求線であ
る。
ＯＭＩ２のメモリ空間とは別に設けられている。なお、
Ｉ２はメモリセル１２１と、定電圧発生部１２２から成
る電気的に消去又は書き込み可能なＥＥＰＲＯＭである
。１４は、情報データを読み出すセンスアンプ、１５は
書き込み／読み出しのエラーチェツクをするＥＣＣ回路
、１６は書き込み／読み出しデータを保持するデータレ
ジスタ１１７はアドレス（指定番地）を保持するアドレ
スレジスタ、１８は書き込み／読み出し信号を制御する
Ｒ／Ｗ制御部、１１はデータ処理をするＣＰＵ （中央
演算処理装置）である。また、Ｒ３は読み出し制御線、
ＰＳはＣＰＵに割り込みを要求する割り込み要求線であ
る。
これ等により、第１の実施例に係るＥＥＰＲ○Ｍ内蔵マ
イクロコンピュータを構成する。
イクロコンピュータを構成する。
このようにして、ＥＥＰＲＯＭＩ ２の記憶内容の消失
を防止する記憶内容検出手段１３を設けている。
を防止する記憶内容検出手段１３を設けている。
このため、予め、ＥＥＰＲＯＭＩ ２に比べて、記憶性
能を劣化させた専用メモリセル１３１に、該ＥＥＰＲＯ
Ｍ１２と同様に情報データを書き込み処理をし、例えば
プログラムやソフトウェア処理方法により、ＣＰＵＩＩ
を介して、定期的に専用メモリセル１３１のｊＲ報デー
タを読み出し処理をし、データリテンション（データ化
け）等の異常があれば、ＣＰＵＩＩに割り込み要求をし
、ＥＥＰＲＯＭＩ２の全てのメモリセルについて初期に
記憶した情報データの再書き込み処理をすることが可能
となる。
能を劣化させた専用メモリセル１３１に、該ＥＥＰＲＯ
Ｍ１２と同様に情報データを書き込み処理をし、例えば
プログラムやソフトウェア処理方法により、ＣＰＵＩＩ
を介して、定期的に専用メモリセル１３１のｊＲ報デー
タを読み出し処理をし、データリテンション（データ化
け）等の異常があれば、ＣＰＵＩＩに割り込み要求をし
、ＥＥＰＲＯＭＩ２の全てのメモリセルについて初期に
記憶した情報データの再書き込み処理をすることが可能
となる。
これにより、常に初期に記憶した、かつ高信頼度の情報
データを保持することが可能となる。
データを保持することが可能となる。
第４図は、本発明の第２の実施例に係る別のＥＥＰＲＯ
Ｍ内蔵マイクロコンピュータの構成図である。
Ｍ内蔵マイクロコンピュータの構成図である。
図において、第１の実施例と異なるのは、記憶内容検出
手段１３を構成する専用メモリセル１３１が、通常のＥ
ＥＰＲＯＭ１２の特定アドレスに数バイト設けられ、チ
エツク電圧発生部１３２も、定電圧発生部１２２の一部
に組み入れられるものである。
手段１３を構成する専用メモリセル１３１が、通常のＥ
ＥＰＲＯＭ１２の特定アドレスに数バイト設けられ、チ
エツク電圧発生部１３２も、定電圧発生部１２２の一部
に組み入れられるものである。
なお、第１の実施例と同じ符号のものは同じ機能を有し
ているので、説明を省略する。
ているので、説明を省略する。
このようにして、記憶内容検出手段１３をＥＥＰＲＯＭ
１２のメモリ空間内に設けている。
１２のメモリ空間内に設けている。
このため、第１の実施例に比べて、第２の実施例では、
ＥＥＰＲＯＭのメモリ空間が専用メモリセル分だけ減少
するが、第１の実施例のようにＥＥＰＲＯＭ１２とは別
に専用メモリセル１３１やチエツク発生電圧部１３２を
設ける必要がないので、その占有面積等に限定されない
。
ＥＥＰＲＯＭのメモリ空間が専用メモリセル分だけ減少
するが、第１の実施例のようにＥＥＰＲＯＭ１２とは別
に専用メモリセル１３１やチエツク発生電圧部１３２を
設ける必要がないので、その占有面積等に限定されない
。
第５図は、本発明の第３の実施例に係るＥＥＰＲＯＭ内
蔵マイクロコンピュータの構成図である。
蔵マイクロコンピュータの構成図である。
図において、第１，２の実施例と異なるのは、ＥＥＰＲ
ＯＭ１２の記憶内容の消失する専用メモリセル１３１を
特別に設けずにＥＥＰＲＯＭの一部又は全てのメモリ空
間を対象とし、その読み出し条件を変更するものである
。
ＯＭ１２の記憶内容の消失する専用メモリセル１３１を
特別に設けずにＥＥＰＲＯＭの一部又は全てのメモリ空
間を対象とし、その読み出し条件を変更するものである
。
なお、１９はチェツク専用レジスタであり、ＥＥＰＲＯ
Ｍの記憶内容の保持を検出する場合の専用レジスタであ
る。２０は選択手段であり、通常動作時ａ及び検出動作
時すを選択する切り換えを構成するものである。なお、
選択手段２０はプログラムやハードウェア処理等により
、定期的に、例えばＣＰｔＪｌ １のメインルーチンの
終了時等に、ＣＰＵＩ １よ／）ＥＥＰＲＯＭの記憶内
容のチェツク命令データに基づいて切り換えられる。
Ｍの記憶内容の保持を検出する場合の専用レジスタであ
る。２０は選択手段であり、通常動作時ａ及び検出動作
時すを選択する切り換えを構成するものである。なお、
選択手段２０はプログラムやハードウェア処理等により
、定期的に、例えばＣＰｔＪｌ １のメインルーチンの
終了時等に、ＣＰＵＩ １よ／）ＥＥＰＲＯＭの記憶内
容のチェツク命令データに基づいて切り換えられる。
１３３は電圧発生制御回路であり、読み出し制御線Ｒ３
に読み出し検出電圧を供給する制御回路である。
に読み出し検出電圧を供給する制御回路である。
なお、第１の実施例と同じ符号のものは同じ機能を有し
ているので説明を省略する。
ているので説明を省略する。
これ等により第３の実施例に係るＥＥＰＲＯＭ内蔵マイ
クロコンピュータが構成され、電圧発生制御回路１３３
について、次に説明をする。
クロコンピュータが構成され、電圧発生制御回路１３３
について、次に説明をする。
第６図は、本発明の第３の実施例の電圧発生制御回路を
説明する図である。
説明する図である。
図において、ＴｒＩはデプレション型のＮｃｈＭＯＳト
ランジスタ、 Ｔ、ｚＮＴ、、はエンハンスメント型の
Ｍｃ ｈＭＯ３ｌ−ランジスタであり、Ｑ５はインバー
タである。なお、セレクトゲートトランジスタ’ｒｒｓ
、 Ｔｒ＆と、インバータＱ、とにより選択手段２０を
構成することができる。また、１２２は通常読み出し電
圧Ｅを供給する定電圧発生部である。なおＡＳは動作制
御信号、ＲＤは読み出し命令データ＋ＶＣｅは電源電圧
（−５Ｖ）、Ｅ、は０．５ （Ｖ）程度の読み出し検
出電圧読み出し制御線、Ｅは通常読み出し電圧２〜２．
５ （Ｖ）である。
ランジスタ、 Ｔ、ｚＮＴ、、はエンハンスメント型の
Ｍｃ ｈＭＯ３ｌ−ランジスタであり、Ｑ５はインバー
タである。なお、セレクトゲートトランジスタ’ｒｒｓ
、 Ｔｒ＆と、インバータＱ、とにより選択手段２０を
構成することができる。また、１２２は通常読み出し電
圧Ｅを供給する定電圧発生部である。なおＡＳは動作制
御信号、ＲＤは読み出し命令データ＋ＶＣｅは電源電圧
（−５Ｖ）、Ｅ、は０．５ （Ｖ）程度の読み出し検
出電圧読み出し制御線、Ｅは通常読み出し電圧２〜２．
５ （Ｖ）である。
また、読み出し検出電圧已。はトランジスタＴ、〜Ｔ、
、４のデイメンジョンを調整することにより制御される
。
、４のデイメンジョンを調整することにより制御される
。
ここでメモリセルの記憶状態の検出方法について説明す
る。すなわち、読み出し制御線Ｒ３に接続されたＥＥＰ
ＲＯＭ１２の読み出し電圧条件を電圧発生制御手段によ
り、通常の読み出し電圧２〜２．５ （Ｖ）よりも高
い、例えばメモリセルのフローティングゲー）ＦＣに正
電荷がチャージされ、かつ情報データ「０」を読み出す
場合は、コントロールゲートＣＧにＯ（Ｖ）を印加する
。
る。すなわち、読み出し制御線Ｒ３に接続されたＥＥＰ
ＲＯＭ１２の読み出し電圧条件を電圧発生制御手段によ
り、通常の読み出し電圧２〜２．５ （Ｖ）よりも高
い、例えばメモリセルのフローティングゲー）ＦＣに正
電荷がチャージされ、かつ情報データ「０」を読み出す
場合は、コントロールゲートＣＧにＯ（Ｖ）を印加する
。
これにより、電荷が打ち消されて、メモリセルのトラン
ジスタはｒＯＮＪ Ｌにくくなり、読み出し処理動作が
困難になる。
ジスタはｒＯＮＪ Ｌにくくなり、読み出し処理動作が
困難になる。
また、フローティングゲートＦＧに負電荷がチャージさ
れ、かつ情報データ［］Ｊを読み出す場合は、コントロ
ールゲートＣＧに′ｒ：！、源電圧■。を加える。同様
に負電荷が打ち消されて、メモリセルのトランジスタは
ｒＯＮＪ Ｌにくくなる。
れ、かつ情報データ［］Ｊを読み出す場合は、コントロ
ールゲートＣＧに′ｒ：！、源電圧■。を加える。同様
に負電荷が打ち消されて、メモリセルのトランジスタは
ｒＯＮＪ Ｌにくくなる。
これらの関係をＥＥＰＲＯＭ１２のデータリテンション
（データ化け）を起こし始めたメモリー部又は全てにつ
いてチェンジすることにより、記憶保持状態を検出する
ことができる。
（データ化け）を起こし始めたメモリー部又は全てにつ
いてチェンジすることにより、記憶保持状態を検出する
ことができる。
このようにして、記憶内容検出手段１３が、メモリ空間
の一部又は全てを対象とし、その読み出し電圧条件を変
更している。
の一部又は全てを対象とし、その読み出し電圧条件を変
更している。
このため、ＥＥＰＲＯＭ１２のデータリテンションを起
こし始めたメモリセルについて、記憶保持状態をチェン
ジすることができる。
こし始めたメモリセルについて、記憶保持状態をチェン
ジすることができる。
これにより、情報データの読み出しが困難であったり、
データリテンションを起こし始めていた場合は、ＣＰＵ
Ｉ １に割り込みを要求し、ＥＥＰＲＯＭ１２の全セル
について再書き込み処理をし、初期に記憶したデータを
保持することが可能となる。
データリテンションを起こし始めていた場合は、ＣＰＵ
Ｉ １に割り込みを要求し、ＥＥＰＲＯＭ１２の全セル
について再書き込み処理をし、初期に記憶したデータを
保持することが可能となる。
以上説明したように、本発明によれば、記憶内容検出手
段が初期に記憶した情報データのデータリテンションを
未然に検出して、ＥＥＰＲＯＭ全てについて該情報デー
タの再書き込み処理をすることができる。
段が初期に記憶した情報データのデータリテンションを
未然に検出して、ＥＥＰＲＯＭ全てについて該情報デー
タの再書き込み処理をすることができる。
このため、高信頼度のデータ保持特性を有するＥＥＰＲ
ＯＭ内蔵マイクロコンピュータを製造することが可能と
なる。
ＯＭ内蔵マイクロコンピュータを製造することが可能と
なる。
第１図は、本発明の実施例に係るマイクロコンピュータ
の原理構成図、 第２図は、本発明の各実施例に係る記憶内容検出手段を
説明する図、 第３図は、本発明の第１の実施例に係るＥＥＰＲＯＭ内
蔵マイクロコンピュータの構成図、第４図は、本発明の
第２の実施例に係るＥＥＰＲＯＭ内蔵マイクロコンピュ
ータの構成図、第５図は、本発明の第３の実施例に係る
ＥＥＰＲＯＭ内蔵マイクロコンピュータの構成図、第６
図は、本発明の第３の実施例の電圧発生制御回路を説明
する図、 第７図（ａ）、 （ｂ）は、従来例に係るＥＥＰＲＯ
Ｍ内蔵マイクロコンピュータを説明する図である。 （符号の説明） １・・・ＥＥＰＲＯＭ内蔵マイクロコンピュータ、２．
１１・・・データ処理部 （ＣＰＵ、中央演算処理装置）、 ３．１２・・・ＥＥＰＲＯＭ。 １３・・・記憶内容検出手段、 １２１・・・メモリセル、 １２２・・・定電圧発生部、 １３１・・・専用メモリセル、 １３２・・・チエツク電圧発生部、 １３３・・・電圧発生制御回路、 １４・・・センスアンプ、 １５・・・ＥＣＣ回路、 １６・・・データレジスタ、 １７・・・アドレスレジスタ、 １８・・・Ｒ／Ｗ制御部、 １９・・・チエツク専用レジスタ、 ２０・・・選択手段、 ４、Ａｄｄ・・・アドレス信号、 ５、Ｄａｔａ・・・データ信号、 ８・・・外部データ入力線、 ９・・・制御線、 ６、Ｒ／Ｗ・・・リード／ライト信号、７、ＰＳ・・・
割り込み要求信号、 Ｃ１・・・チエツク命令信号線、 ＲＤ・・・読み出し命令データ、 Ｒ３・・・読み出し制御線、 Ｂｅ・・・ビット線、 Ｗ２・・・ワード線、 ＣＧ・・・コントロールゲート、 ＦＣ・・・フローティングゲート、 ＳＧ・・・セレクトゲート、 ＡＳ・・・動作制御信号、 Ｅ・・・通常読み出し電圧、 Ｅｏ・・・読み出し検出電圧、 ■７．．・・・基準電圧、 Ｑ■〜Ｑ ＋ ３ 、 Ｑ ＋ 〜Ｑ −＋’ Ｔ
ｒ＋ 〜Ｔ −ｓ −トランジスタ、 Ｑ、・・・インバータ。
の原理構成図、 第２図は、本発明の各実施例に係る記憶内容検出手段を
説明する図、 第３図は、本発明の第１の実施例に係るＥＥＰＲＯＭ内
蔵マイクロコンピュータの構成図、第４図は、本発明の
第２の実施例に係るＥＥＰＲＯＭ内蔵マイクロコンピュ
ータの構成図、第５図は、本発明の第３の実施例に係る
ＥＥＰＲＯＭ内蔵マイクロコンピュータの構成図、第６
図は、本発明の第３の実施例の電圧発生制御回路を説明
する図、 第７図（ａ）、 （ｂ）は、従来例に係るＥＥＰＲＯ
Ｍ内蔵マイクロコンピュータを説明する図である。 （符号の説明） １・・・ＥＥＰＲＯＭ内蔵マイクロコンピュータ、２．
１１・・・データ処理部 （ＣＰＵ、中央演算処理装置）、 ３．１２・・・ＥＥＰＲＯＭ。 １３・・・記憶内容検出手段、 １２１・・・メモリセル、 １２２・・・定電圧発生部、 １３１・・・専用メモリセル、 １３２・・・チエツク電圧発生部、 １３３・・・電圧発生制御回路、 １４・・・センスアンプ、 １５・・・ＥＣＣ回路、 １６・・・データレジスタ、 １７・・・アドレスレジスタ、 １８・・・Ｒ／Ｗ制御部、 １９・・・チエツク専用レジスタ、 ２０・・・選択手段、 ４、Ａｄｄ・・・アドレス信号、 ５、Ｄａｔａ・・・データ信号、 ８・・・外部データ入力線、 ９・・・制御線、 ６、Ｒ／Ｗ・・・リード／ライト信号、７、ＰＳ・・・
割り込み要求信号、 Ｃ１・・・チエツク命令信号線、 ＲＤ・・・読み出し命令データ、 Ｒ３・・・読み出し制御線、 Ｂｅ・・・ビット線、 Ｗ２・・・ワード線、 ＣＧ・・・コントロールゲート、 ＦＣ・・・フローティングゲート、 ＳＧ・・・セレクトゲート、 ＡＳ・・・動作制御信号、 Ｅ・・・通常読み出し電圧、 Ｅｏ・・・読み出し検出電圧、 ■７．．・・・基準電圧、 Ｑ■〜Ｑ ＋ ３ 、 Ｑ ＋ 〜Ｑ −＋’ Ｔ
ｒ＋ 〜Ｔ −ｓ −トランジスタ、 Ｑ、・・・インバータ。
Claims (3)
- （１）データを処理するデータ処理部（１１）と、アド
レス信号（Ａｄｄ）、データ信号（Ｄａｔａ）、リード
／ライト信号（Ｒ／Ｗ）及び割り込み要求信号（ＰＳ）
からなる制御線（ＢＵＳ）を介してデータ処理部（１１
）に接続され、かつ書き込みデータを電気的に消去、又
は書き込み可能なＥＥＰＲＯＭ（１２）と、 前記ＥＥＰＲＯＭ（１２）の記憶内容の消失を防止する
記憶内容検出手段（１３）とを具備し、前記記憶内容検
出手段（１３）の記憶内容が劣化していると、全てのＥ
ＥＰＲＯＭ（１２）の記憶内容を再書き込みをすること
を特徴とするＥＥＰＲＯＭ内蔵マイクロコンピュータ。 - （２）前記記憶内容検出手段（１３）が、ＥＥＰＲＯＭ
（１２）よりも記憶性能を劣化させた専用メモリセル（
１３１）と、読み出し制御線（ＲＳ）を介して該専用メ
モリセル（１３１）に接続されるチェック電圧発生部（
１３２）から成ることを特徴とする請求項１記載のＥＥ
ＰＲＯＭ内蔵マイクロコンピュータ。 - （３）前記記憶内容検出手段（１３）が、ＥＥＰＲＯＭ
（１２）の一部又は全セルから引出される読み出し制御
線（ＲＳ）に、読み出し検出電圧（Ｅ＿０）と通常読み
出し電圧（Ｅ）とを供給する電圧発生制御回路（１３３
）と、付属処理回路（１９、２０）から成り、読み出し
電圧条件を変更することを特徴とする請求項１記載のＥ
ＥＰＲＯＭ内蔵マイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63200646A JPH0249300A (ja) | 1988-08-10 | 1988-08-10 | Ｅｅｐｒｏｍ内蔵マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63200646A JPH0249300A (ja) | 1988-08-10 | 1988-08-10 | Ｅｅｐｒｏｍ内蔵マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0249300A true JPH0249300A (ja) | 1990-02-19 |
Family
ID=16427860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63200646A Pending JPH0249300A (ja) | 1988-08-10 | 1988-08-10 | Ｅｅｐｒｏｍ内蔵マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0249300A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009140564A (ja) * | 2007-12-06 | 2009-06-25 | Toshiba Corp | Ｎａｎｄ型フラッシュメモリおよびメモリシステム |
| JP2014199578A (ja) * | 2013-03-29 | 2014-10-23 | 富士通株式会社 | ストレージ制御装置、ストレージ制御プログラム及びストレージ制御方法 |
| JP2015030394A (ja) * | 2013-08-05 | 2015-02-16 | 日本精機株式会社 | 車両用表示装置 |
-
1988
- 1988-08-10 JP JP63200646A patent/JPH0249300A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009140564A (ja) * | 2007-12-06 | 2009-06-25 | Toshiba Corp | Ｎａｎｄ型フラッシュメモリおよびメモリシステム |
| JP2014199578A (ja) * | 2013-03-29 | 2014-10-23 | 富士通株式会社 | ストレージ制御装置、ストレージ制御プログラム及びストレージ制御方法 |
| JP2015030394A (ja) * | 2013-08-05 | 2015-02-16 | 日本精機株式会社 | 車両用表示装置 |
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