JPH0249435A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 化合物半導体を用いたショットキ・ゲート電界効果トラ
ンジスタのような半導体装置を製造する方法の改良に関
し、 ８５０（’Ｃ）以上の熱処理に耐えることができるショ
ットキ・ゲート電極を有する半導体装置を製造できるよ
うにすることを目的とし、化合物半導体上にタングステ
ンを含むシリサイドからなるショットキ・ゲート電極を
形成する工程と、次いで、該ショットキ・ゲート電極を
マスクとして不純物をイオン注入し該ショットキ・ゲー
ト電極の両側にソース領域及びドレイン領域を形成する
工程と、次いで、前記化合物半導体上に新たな被膜を形
成する工程と、次いで、前記イオン注入された不純物を
活性化する高温熱処理を行う工程と、次いで、前記新た
な被膜を除去してから前記ソース領域及びドレイン領域
の上にソース電極及びドレイン電極を形成する工程とが
含まれてなるよう構成する。

Ｃ産業上の利用分野〕 本発明は、化合物半導体を用いたショットキ・ゲート電
界効果トランジスタのような半導体装置を製造する方法
の改良に関する。

例えばＧａＡｓショットキ・ゲート電界効果トランジス
タに於けるゲート電極としては、アルミニウム（Ａ！り
、金（Ａｕ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、
タングステン（Ｗ）、タンタル（Ｔａ）などの金属が用
いられている。然しなから、いずれも６００（ｔ’）程
度の熱処理で、ゲート電極の電気的特性、例えば障壁高
さ、ｎ値（１，０４）、逆方向耐圧などが劣化し、トラ
ンジスタとしての動作は不能になる。

従って、その程度の熱処理を加えても、特性の劣化を生
じないゲート電極が必要である。

〔従来の技術〕

近年、前記要求に応えることができるものとして、Ｔｉ
Ｗを材料とするゲート電極が発表されている。

〔発明が解決しようとする課題〕

前記ＴｉＷを材料とするゲート電極は、それまでのゲー
ト電極に比較して高温に耐えることが可能になったが、
例えば８５０（℃）以上の熱処理に対してては、矢張り
、ショットキ障壁が失われて電界効果トランジスタの動
作が不安定になる。

また、通常の製造プロセスを適用すると、その間に腐蝕
されて比抵抗が増大したり、或いは、失われてしまう場
合もある。

本発明は、８５０（’Ｃ）以上の熱処理に耐えることが
できるショットキ・ゲート電極を有する半導体装置を製
造できるようにする。

尚、本発明に於いて、ショットキ接触とは、電極金属が
半導体基板に直接接触してダイオード特性が発生するも
の、電極金属が半導体基板に直接接触し更に半導体基板
との間に合金を生じてダイオード特性が発生するもの、
半導体基板表面の自然酸化膜を介して電極金属が配設さ
れて自然酸化膜中のトンネル現象でダイオード特性が生
じるものなどを含むものとする。

〔課題を解決するための手段〕

本発明に依る半導体装置の製造方法に於いては、化合物
半導体上にタングステンを含むシリサイドからなるショ
ットキ・ゲート電極を形成する工程と、次いで、該ショ
ットキ・ゲート電極をマスクとして不純物をイオン注入
し該ショットキ・ゲート電極の両側にソース領域及びド
レイン領域を形成する工程と、次いで、前記化合物半導
体上に新たな被膜を形成する工程と、次いで、前記イオ
ン注入された不純物を活性化する高温熱処理を行う工程
と、次いで、前記新たな被膜を除去してから前記ソース
領域及びドレイン領域の上にソース電橋及びドレイン電
極を形成する工程とが含まれている。

〔作用〕

前記手段を採ることに依り、ショットキ・ゲート電極の
位置決めを自己整合方式で行うことができ、しかも、そ
のようにしても、ソース領域及びドレイン領域とショッ
トキ・ゲート電極とが短絡を生ずることはなく、また、
該ソース領域及びドレイン領域を構成する不純物を活性
化するのに高温の熱処理を加えても、ショットキ・ゲー
ト電極に於けるショットキ・バリヤは良好な状態に維持
される。

Ｃ実施例〕 第１図乃至第６図は本発明一実施例を解説する為の工程
要所に於ける半導体装置の要部切断側面図を表し、以下
、これ等の図を参照しつつ説明する。

第１図参照 例えばクロム（Ｃｒ）をドープした半絶縁性ＧａＡｓ基
板１に厚さ例えば６０００　（人〕程度の二酸化シリコ
ン（Ｓｉｎｇ）膜２を形成する。

［１）−２ 通常のフォト・リソグラフィ技術を適用することに依り
、二酸化シリコン膜２のバターニングを行って窓２ａを
形成する。

イオン注入法を適用することに依り、ドーズ量を２．　
６　Ｘ　１０”　（ａｍ−”）としてシリコン・イオン
を注入する。

第２図参照 （２）−に 二酸化シリコン膜２を除去してから、新たに厚さ例えば
１０００　（人〕程度の外方拡散を防止する為の二酸化
シリコン膜（図示せず）を形成する。

温度を例えば８５０（”Ｃ）、また、時間を例えば１５
〔分〕として熱処理を行う、これに依って、図示のよう
なｎ型層３を得ることができる。

前記外方拡散を防止する為の二酸化シリコン膜を除去す
る。

第３図参照 ＴｉＷＳｉ合金、例えば７’　ｉ　６．２　Ｗｏ、７Ｓ
　ｉ　ｔからなる合金をスパッタ法にて被着して厚さ例
えば６０００　（人〕の合金膜を形成する。

エツチング・ガスをＣＦａ　＋Ｏ！　　（５（％））と
するドライ・エツチング法を適用し、前記合金膜のパタ
ーニングを行ってゲート電極４を形成する。

第４図参照 通常の技法を適用することに依り、二酸化シリコン膜５
を形成する。

通常の技法を通用することに依り、二酸化シリコン膜５
の選択的エツチングを行って窓５ａを形成する。

イオン注入法を適用することに依り、ドーズ量を１．　
７　Ｘ　１０′３（ａｍ−”）及び加速エネルギを１７
５（ＫｅＶ）としてＳｉの注入を行う。

第５図参照 （５）−に 二酸化シリコン膜５を除去してから、新たに厚さ例えば
１０００　（人〕程度の外方拡散を防止する為の二酸化
シリコン膜（図示せず）を形成する。

゛温度を例えば８００（’Ｃ）、また、時間を例えば１
５〔分〕として熱処理を行う。

これに依って、図示のようなｎ＋型領領域６び７を得る
ことができる。

前記外方拡散を防止する為の二酸化シリコン膜を除去す
る。

この工程で形成されたｎ＋型領領域６び７の不純物濃度
はピーク部分でｌ　Ｘ　Ｉ　Ｑ　”　（Ｃａｌ−’）、
そして、ｎ型層３のそれは同じくピーク部分でｌ　Ｘ　
Ｉ　Ｑ　”　（ａａ−’）であった。

第６図参照 ＧａＡｓ部分の表面を１００Ｃ人〕程度エツチングする
。尚、このときのエツチング液としてはＫＯＨ＋Ｈ！　
Ｏ！を使用して良い。

通常の技法を適用することに依り、ｎ＋型領領域６び７
上に電極８及び９を形成して完成する。尚、電極材料と
しては、Ａ　ｕ　Ｇ　ｅ　／　Ａ　ｕ系を使用して良い
。

このようにして製造した半導体装置に関する具体的デー
タを挙げると次の通りである。

ゲート長：１．４（μｍ〕 ゲート幅：２００（μｍ〕 ソース・ドレイン間隔＝６　Ｃμｍ〕 相互コンダクタンスｇ、？　２３　（ｍｓ）ソース・ゲ
ート間容量Ｃ□：０．２１　　（ｐＦ）遮断周波数Ｉｔ
　　：　１２．　３　（ＧＨｚ）ショットキ・ゲートに
ついて ｎ値：ｔ、ｔ。

バリヤ・ハイド：０．７８ 破壊電圧：１０（Ｖ） ところで、本発明では、ｎ＋型領領域６び７をショット
キ・ゲート電極４をマスクにした自己整合方式で形成し
ているので、通常であればショットキ・ゲート電極４と
ｎ＋型領領域６び７との短絡が懸念されるところである
が、これは全く問題にならない。即ち、前記したように
、イオン注入法などを適用してｎ＋型領領域６びに７を
形成すると、そこでの不純物濃度分布は第７図に見られ
るようにガウシアン分布となり、ピークは深さで例えば
０．１５（μｍ〕のところに生成され、そこでｌ　Ｘ　
Ｉ　Ｑ　”　（ｅｌｌ−’）程度であれば、表面ではＩ
　Ｘ　１０　”　（ｃ＋ａ−’）程度になって５〔７３
以上の耐圧が得られる。また、工程（６）−１に記述し
たように、ｎ＋型碩域６並びに７の表面をエツチングし
た場合、第６図から明らかであるが、該表面はショット
キ・ゲート電極４とｎ型層３との界面よりも低くなって
、耐圧は更に高くなる。

ショットキ・ゲート電極に於ける逆方向耐圧を維持する
には次のような手段をとることが考えられる。

（ａｌ　　ｎ＋型領領域６びに７のドーズ量を低下させ
る。

（ｂ）　　ｎ＋型領領域６びに７を形成後、ショットキ
・ゲート電極４をエツチングして細くする。

（Ｃ）　　ショットキ・ゲート電極４を絶縁化する。

（ｄｌ　　ｎ＋型領領域６びに７の表面をエツチングす
る。

（ｅ）　　ｎ＋型領領域６びに７を形成する前にマスク
となるショットキ・ゲート電極４を加工して傘型にする
か、傘型を構成するマスクを別設してからイオン注入を
行う。

（ｆ）　　イオン注入のエネルギを高くしてプロジェク
ト・レインジを深くする。

本発明では、前記（ｆ）の手段を採ることが基本になっ
ているが、必要に応じて他の手段を併用して良く、前記
実施例では、該＜ｒ＋の手段と（ｄ）の手段とを併用し
ている。尚、該ｔｄ＋の手段は、他の手段と比較すると
、実施が極めて容易で、且つ、そのわりに効果が大きい
旨の利点がある。

因みに、ＧａＡｓｎ＋型領域に対型心域ョットキ逆方向
耐圧に関するデータを示すと次の通りである。

（Ｄ　　不純’Ｊ？Ａｆ１４度カ２　Ｘ　１０　”　（
ｃａｂ−”）の場合■−１エピタキシャル成長などに依
るｎ＋＋平坦層では０．８５　（Ｖ） ■−２３ｉイオン注入に依りガウシアン分布を有するｎ
１型層であって、Ｅ：１７５（ＫｅＶ）　、ＲＦ　　：
　０．１５０　（μ〕であれば３．６５　（Ｖ） ■−３■−２に於いてＥ：３５０　　（ＫｅＶ）、Ｒ，
：０．３０６　（μ〕であれば７．７７（Ｖ） ■　不純物濃度がＩ　Ｘ　１０　”　（ｃｍ−”）の場
合■−１エピタキシャル成長などに依るｎ＋＋平坦層で
は１．６９　（Ｖ） ■−２Ｓｉイオン注入に依りガウシアン分布を有するｎ
ゝ型層であって、Ｅ：１７５（ＫｅＶ）　、Ｒｐ　　：
　０．　１５０　（＃）であれば５、　２７　　（Ｖ） ■−３■−２に於いてＥ：３５０（ＫｅＶ）、Ｒ，：０
．３０６　Ｃμ〕であれば１Ｏ９２（Ｖ） ■　不純物濃度が５　Ｘ　ｌ　Ｏ”　（ｃｍ−”）の場
合■−１エピタキシャル成長などに依るｎ＋＋平坦層で
は３．３９　（Ｖ） ■−２Ｓｉイオン注入に依りガウシアン分布を有するｎ
＋型層であって、Ｅ：１７５（ＫｅＶ）　、Ｒｐ　　：
　０．　１５０　Ｃμ）であれば７．５０　（Ｖ） ■−３■−２に於いてＥ：　３５０　（ＫｅＶ）、Ｒ，
：０．３０６　Ｃμ〕であれば１３．３（Ｖ） ところで、本発明に於いて、ショットキ・ゲート電極の
位置を自己整合で決定できること、即ち、ショットキ・
ゲート電極を形成してからイオン注入を行い、その活性
化熱処理を行うことができるのは、電極材料として高融
点金属シリサイドを使用した点に負うところが大きいの
で、ここにＴｉＷとＴｉＷＳｉとを比較してデータを示
すと次の通りである。

Ａ　比抵抗（８５０（ｔ）、１５　（分）の熱処理後） Ａ−Ｉ　　ＴｉＷ　（Ｔｉ　：　１０　［重量％））で
は、２〜３Ｘ１０’　　（Ω・備〕 Ａ−２Ｔｌ１ｌ　Ｗｌ−Ｘ　Ｓ　ｉｔ　　（Ｔｉ　：　
１０　（重量％〕）では、 ０、　８〜１ｘｌＯ−’（Ω・国〕 Ｂ　　ＨＦ　（ｃｏｎｃ）に対する腐蝕Ｂ−Ｉ　　Ｔｉ
Ｗ　（Ｔｉ　：　１０　（重量％〕）では、１〔μｍ／
分〕 Ｂ−２Ｔｉｔ　Ｗｌ−Ｘ　Ｓ　ｌ！　　（Ｔｔ　：　１
０　［重量％］）では、 １９００　　（人／分） ＣＮＨ４Ｆ：ＨＦ＝１０：１に対する腐蝕Ｃ−Ｉ　　Ｔ
ｉＷ　（Ｔｉ　：　１０　（重量％〕）では、１２００
　　（人／分〕 Ｃ−２Ｔｉ、　Ｗ、、　Ｓ　ｉｔ　　（Ｔｉ　：　１０
　（重量％〕）では、 ２６７　（人／分） Ｄ　　８５０　（’ｔ’）、　　１５　（分〕の熱処理
後のショットキ接合安定性 Ｄ−Ｉ　　ＴｉＷ　（Ｔｉ　：　１０　（重量％〕）で
は、約５０〔％〕が劣化し不安定 Ｄ−２ＴｉＩＩＷ、−１１Ｓｉｘ　　（Ｔｉ　：　１０
　（重量％〕）では、 約１００〔％〕が安定なショットキ特性バリヤ・ハイド
１．７８（Ｖ） ｎ値：ｔ、ｔａ 前記実施例に於いて、ゲート電極の材料としてＴｉＷＳ
ｉを用いたが、この組成のうち、ＴｉはＧａＡｓに対す
る密着性の向上を目的として含有させたものであり、こ
れは、ＷとＳｔとの組成比を最適化して密着性を向上さ
せることで不要にすることができる。

尚、本発明に於いて、合金膜の組成は化学量的合金に限
られものではなく、当該化学量論値とは若干具なってい
てもよい。

〔発明の効果〕

本発明に依る半導体装置の製造方法に於いては、化合物
半導体上にタングステンを含むシリサイドからなるショ
ットキ・ゲート電極を形成し、該ショットキ・ゲート電
極をマスクとして不純物をイオン注入して該ショットキ
・ゲート電極の両側にソース領域及びドレイン領域を形
成し、前記化合物半導体上に新たな被膜を形成し、前記
イオン注入された不純物を活性化する高温熱処理を行い
、゛前記新たな被膜を除去してから前記ソース領域及び
ドレイン領域の上にソース電極及びドレイン電極を形成
している。

前記構成を採ることに依り、ショットキ・ゲート電極と
して高融点金属シリサイドを使用することに依り該電極
の位置決めを自己整合方式で行うことができ、しかも、
そのようにしても、ソース領域及びドレイン領域とショ
ットキ・ゲート電極とが短絡を生ずることはなく、また
、該ソース領域及びドレイン領域を構成する不純物を活
性化するのに高温の熱処理を加えても、ショットキ・ゲ
ート電極に於けるショットキ・バリヤは良好な状態に維
持さすることができ、従って、化合物を材料とする半導
体装置を高集積化するのに有効である。

【図面の簡単な説明】

第１図乃至第６図は本発明一実施例を説明する為の工程
要所に於ける半導体装置の要部切断側面図、第７図は不
純物濃度分布を説明する為の線図をそれぞれ表している
。 図に於いて、ｌは基板、２は二酸化シリコン膜、３はｎ
型層、４はゲート電極、６及び７はｎ＋型領領域８及び
９は電極をそれぞれ示している。 特許出願人　　　富士通株式会社 代理人弁理士　　相　谷　昭　司

Claims (1)

1. 【特許請求の範囲】 化合物半導体上にタングステンを含むシリサイドからな
   るショットキ・ゲート電極を形成する工程と、 次いで、該ショットキ・ゲート電極をマスクとして不純
   物をイオン注入し該ショットキ・ゲート電極の両側にソ
   ース領域及びドレイン領域を形成する工程と、 次いで、前記化合物半導体上に新たな被膜を形成する工
   程と、 次いで、前記イオン注入された不純物を活性化する高温
   熱処理を行う工程と、 次いで、前記新たな被膜を除去してから前記ソース領域
   及びドレイン領域の上にソース電極及びドレイン電極を
   形成する工程と が含まれてなることを特徴とする半導体装置の製造方法
   。