JPS6323370A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6323370A JPS6323370A JP12374087A JP12374087A JPS6323370A JP S6323370 A JPS6323370 A JP S6323370A JP 12374087 A JP12374087 A JP 12374087A JP 12374087 A JP12374087 A JP 12374087A JP S6323370 A JPS6323370 A JP S6323370A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- schottky gate
- region
- source
- drain regions
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、半導体装置の製造方法に於いて、化合物半導
体上にタングステンを含むシリサイドのショットキ・ゲ
ート電極を形成し、それをマスクとして不純物のイオン
注入を行ってソース領域及びドレイン領域を形成し、そ
の注入された不純物を高温熱処理して活性化させ、それ
らソース領域及びドレイン領域上に電極を形成する工程
を採り、前記イオン注入は、それに依る不純物濃度が表
面で低い値を、また、表面から所定深さでソース領域及
びドレイン領域に必要とされるピーク値をそれぞれ採る
ように行うことに依り、化合物半導体を用いたショット
キ・ゲート電界効果トランジスタの如き半導体装置を自
己整合方式で製造できるように、しかも、特別な加工を
施すことなく前記ショットキ・ゲート電極とソース領域
及びドレイン領域との間の耐圧を充分にとることができ
るようにしたものである。
体上にタングステンを含むシリサイドのショットキ・ゲ
ート電極を形成し、それをマスクとして不純物のイオン
注入を行ってソース領域及びドレイン領域を形成し、そ
の注入された不純物を高温熱処理して活性化させ、それ
らソース領域及びドレイン領域上に電極を形成する工程
を採り、前記イオン注入は、それに依る不純物濃度が表
面で低い値を、また、表面から所定深さでソース領域及
びドレイン領域に必要とされるピーク値をそれぞれ採る
ように行うことに依り、化合物半導体を用いたショット
キ・ゲート電界効果トランジスタの如き半導体装置を自
己整合方式で製造できるように、しかも、特別な加工を
施すことなく前記ショットキ・ゲート電極とソース領域
及びドレイン領域との間の耐圧を充分にとることができ
るようにしたものである。
本発明は、化合物半導体を用いたショットキ・ゲート電
界効果トランジスタのような半導体装置を製造するのに
好適な方法に関する。
界効果トランジスタのような半導体装置を製造するのに
好適な方法に関する。
従来、例えばＧａＡｓショットキ・ゲート電界効果トラ
ンジスタのゲート電極としては、アルミニウム（ＡＡ）
、金（Ａｕ）、チタン（Ｔｉ）。
ンジスタのゲート電極としては、アルミニウム（ＡＡ）
、金（Ａｕ）、チタン（Ｔｉ）。
モリブデン（Ｍｏ）、タングステン（Ｗ）、タンタル（
Ｔ ａ ）などの金属が用いられている。
Ｔ ａ ）などの金属が用いられている。
然しなから、何れも６００（’Ｃ）程度の熱処理を行う
とゲート電極の電気的特性、例えば、障壁高さ、ｎ値（
１，０４）、逆方向耐圧などが劣化し、トランジスタと
しての動作は不能になる。
とゲート電極の電気的特性、例えば、障壁高さ、ｎ値（
１，０４）、逆方向耐圧などが劣化し、トランジスタと
しての動作は不能になる。
そこで、近年、前記従来のものの欠点を解消したとして
、ＴｉＷをゲート電極とするものが発表されている。
、ＴｉＷをゲート電極とするものが発表されている。
然しなから、これも、例えば８５０（’Ｃ）の熱処理に
は耐えることができず、障壁は失われ不安定になる。し
かも、通常の製造プロセスを採ると、その間に腐蝕され
て比抵抗が増大したり、或いは、失われてしまう場合が
ある。
は耐えることができず、障壁は失われ不安定になる。し
かも、通常の製造プロセスを採ると、その間に腐蝕され
て比抵抗が増大したり、或いは、失われてしまう場合が
ある。
本発明は、８５０〔°Ｃ〕以上の熱処理に耐えられるシ
ョットキ・ゲート電極を有する半導体装置の製造方法を
提供しようとする。
ョットキ・ゲート電極を有する半導体装置の製造方法を
提供しようとする。
尚、ここで、ショットキ接触とは、電極金属が半導体基
板に直接接触してダイオード特性を発生するもの、半導
体基板に直接接触し更に半導体基板との間に合金を生成
してダイオード特性を発生するもの、更に半導体基板表
面の自然酸化膜を介して電極金属が配設され、自然酸化
膜中のトンネル現象に依ってダイオード特性が生ずるも
のを含むものとする。
板に直接接触してダイオード特性を発生するもの、半導
体基板に直接接触し更に半導体基板との間に合金を生成
してダイオード特性を発生するもの、更に半導体基板表
面の自然酸化膜を介して電極金属が配設され、自然酸化
膜中のトンネル現象に依ってダイオード特性が生ずるも
のを含むものとする。
Ｃ問題点を解決するための手段〕
本発明に依る半導体装置の製造方法に於いては、化合物
半導体（例えばｎ型層３）上にタングステンを含むシリ
サイドからなるショットキ・ゲート電極（例えばショッ
トキ・ゲート電極４）を形成する工程と、次いで、該シ
ョットキ・ゲート電極をマスクとして不純物をイオン注
入し該ショットキ・ゲート電極の両側にソース領域（例
えばｎ＋型領領域６及びドレイン領域（例えばｎ＋型領
領域７を形成する工程と、次いで、前記注入された不純
物を活性化する高温熱処理（例えば約８００（”Ｃ）の
熱処理）を行う工程と、次いで、前記ソース領域及びド
レイン領域にコンタクトする電極（例えば電極８．９）
を形成する工程とが含まれ、前記イオン注入は前記ソー
ス領域及びドレイン領域に於ける不純物濃度分布が表面
で該ソース領域及びドレイン領域と前記ショットキ・ゲ
ート電極との間で短絡を生じない程度の低い値となり且
つ該表面から所定深さのところでピーク値となるように
行われるものである。
半導体（例えばｎ型層３）上にタングステンを含むシリ
サイドからなるショットキ・ゲート電極（例えばショッ
トキ・ゲート電極４）を形成する工程と、次いで、該シ
ョットキ・ゲート電極をマスクとして不純物をイオン注
入し該ショットキ・ゲート電極の両側にソース領域（例
えばｎ＋型領領域６及びドレイン領域（例えばｎ＋型領
領域７を形成する工程と、次いで、前記注入された不純
物を活性化する高温熱処理（例えば約８００（”Ｃ）の
熱処理）を行う工程と、次いで、前記ソース領域及びド
レイン領域にコンタクトする電極（例えば電極８．９）
を形成する工程とが含まれ、前記イオン注入は前記ソー
ス領域及びドレイン領域に於ける不純物濃度分布が表面
で該ソース領域及びドレイン領域と前記ショットキ・ゲ
ート電極との間で短絡を生じない程度の低い値となり且
つ該表面から所定深さのところでピーク値となるように
行われるものである。
前記構成を採ることに依り、該ショットキ・ゲート電極
とソース領域及びドレイン領域との相対位置関係を自己
整合方式で定めることができ、また、高温の熱処理を行
ってもショットキ障壁は良好な状態で保全され、しかも
、特殊の構造にしたり、或いは、特別の加工を施したり
することなく、前記ショットキ・ゲート電極とソース領
域及びドレイン領域との間の耐圧を充分にとることが可
能である。
とソース領域及びドレイン領域との相対位置関係を自己
整合方式で定めることができ、また、高温の熱処理を行
ってもショットキ障壁は良好な状態で保全され、しかも
、特殊の構造にしたり、或いは、特別の加工を施したり
することなく、前記ショットキ・ゲート電極とソース領
域及びドレイン領域との間の耐圧を充分にとることが可
能である。
第１図乃至第６図は本発明一実施例を説明する為の工程
要所に於ける半導体装置の要部切断側面図を表し、以下
、これ等の図を参照しつつ記述する。
要所に於ける半導体装置の要部切断側面図を表し、以下
、これ等の図を参照しつつ記述する。
第１図参照
（１１クロム（Ｃｒ）をドープしたＧａＡｓ半絶縁性基
板１に厚さ例えば６０００ （人〕の二酸化シリコン
膜２を形成し、これを通常の技術でバターニングして窓
２ａを形成する。
板１に厚さ例えば６０００ （人〕の二酸化シリコン
膜２を形成し、これを通常の技術でバターニングして窓
２ａを形成する。
（２） イオン注入技術を適用することに依り、加速
エネルギをｌ ７５ （ＫｅＶ） 、ドーズ量を２．６
Ｘ １０１２ （ｃｍ−２）としてシリコン（Ｓｉ）
を注入する。
エネルギをｌ ７５ （ＫｅＶ） 、ドーズ量を２．６
Ｘ １０１２ （ｃｍ−２）としてシリコン（Ｓｉ）
を注入する。
第２図参照
（３）二酸化シリコン膜２を除去してから、外方拡散を
防止する為、新たに厚さ例えば１０００ （人〕程度の
二酸化シリコン膜を形成してから、温度例えば８５０〔
“Ｃ〕で時間例えば１５（分〕の熱処理を行うと、図示
のようなｎ型層３を得ることができる。尚、外方拡散を
防止する為に形成した二酸化シリコン膜は熱処理終了後
に除去する。
防止する為、新たに厚さ例えば１０００ （人〕程度の
二酸化シリコン膜を形成してから、温度例えば８５０〔
“Ｃ〕で時間例えば１５（分〕の熱処理を行うと、図示
のようなｎ型層３を得ることができる。尚、外方拡散を
防止する為に形成した二酸化シリコン膜は熱処理終了後
に除去する。
第３図参照
（４１Ｔ ｉ ＷＳ ｉの合金、例えば、Ｔ ｉ 、１
． Ｗ、、。
． Ｗ、、。
Ｓｉ、、２からなる合金をスパッタ法で被着して厚さ例
えば６０００ （人〕の合金膜を形成し、これを、ＣＦ
、＋０２ （５〔％〕）からなるエッチャントを使用す
るドライ・エツチング技術でパターニングしてショット
キ・ゲート電極４を形成する。
えば６０００ （人〕の合金膜を形成し、これを、ＣＦ
、＋０２ （５〔％〕）からなるエッチャントを使用す
るドライ・エツチング技術でパターニングしてショット
キ・ゲート電極４を形成する。
第４図参照
（５）二酸化シリコン膜５を形成し、それをバターニン
グすることで窓５ａを形成してｎ型層３の一部表面を露
出させる。
グすることで窓５ａを形成してｎ型層３の一部表面を露
出させる。
（６） イオン注入技術を適用することに依り、加速
エネルギを１７５（ＫｅＶ）、ドーズ量を１．７Ｘ １
０１３（ａｍ−”）として３ｉ（７）？ｉ人ヲ行つ。
エネルギを１７５（ＫｅＶ）、ドーズ量を１．７Ｘ １
０１３（ａｍ−”）として３ｉ（７）？ｉ人ヲ行つ。
第５図参照
（７）二酸化シリコン膜５を除去してから、新たに厚さ
例えば１０００ （人〕程度の二酸化シリコン膜を形
成し、温度を例えば８００（’Ｃ）、時間を１５ 〔分
〕程度とする熱処理を行って図示のようなｎ＋型領領域
ソース領域及びドレイン領域）６゜７を形成する。尚、
２度目に形成した二酸化シリコン膜は外方拡散防止の為
であるから熱処理終了後に除去する。
例えば１０００ （人〕程度の二酸化シリコン膜を形
成し、温度を例えば８００（’Ｃ）、時間を１５ 〔分
〕程度とする熱処理を行って図示のようなｎ＋型領領域
ソース領域及びドレイン領域）６゜７を形成する。尚、
２度目に形成した二酸化シリコン膜は外方拡散防止の為
であるから熱処理終了後に除去する。
このようにして形成したｎ＋型領領域６７の不純物濃度
はピーク部分でＩ Ｘ １０Ｉ８（ｃｍ−〕、また、ｎ
型層３に於けるそれは同じくピーク部分でＩ Ｘ １０
” （ｃｍ−３）であった。
はピーク部分でＩ Ｘ １０Ｉ８（ｃｍ−〕、また、ｎ
型層３に於けるそれは同じくピーク部分でＩ Ｘ １０
” （ｃｍ−３）であった。
第６図参照
（８）必要あれば、露出されているＧａＡｓ部分表面、
特にｎ＋型領領域６７の表面を１００ Ｃ人〕程度エツ
チングする。この際のエツチング液としてはＫＯＨ＋８
２０２を使用して良い。
特にｎ＋型領領域６７の表面を１００ Ｃ人〕程度エツ
チングする。この際のエツチング液としてはＫＯＨ＋８
２０２を使用して良い。
（９）通常の技術を適用することに依り、ｎ＋型領領域
６７上に電極８．９を形成して完成する。この場合の電
極材料としてはＡ ｕ Ｇ ｅ ／ Ａ ｕ系を使用し
て良い。
６７上に電極８．９を形成して完成する。この場合の電
極材料としてはＡ ｕ Ｇ ｅ ／ Ａ ｕ系を使用し
て良い。
このようにして得られた半導体装置に関する具体的主要
データを例示すると次の通りである。
データを例示すると次の通りである。
ゲート長：１．４Ｃμｍ〕
ゲート幅：２００ （μｍ〕
ソース・ドレイン間隔：６ 〔μｍ〕
相互コンダクタンスｇｓ：２３（ｍ）
ソース・ゲート間容量Ｃ９，： ０．２１ （ｐＦ）
遮断周波数ｆｖ ： １２． ３ ｒＧＨｚＪショッ
トキ・ゲートについて ｎ値：１．１８ バリヤ・ハイド：０．７８ 破壊電圧：１０（Ｖ） ところで、本発明では、ゲート電極４をマスクにした自
己整合方式でｎ＋型領領域６７を形成しているので、そ
れらの間に発生する短絡が懸念されるところであるが、
それについては全く問題にならない。即ち、前記のよう
にしてｎ＋型領領域６７を形成すると、そこでの不純物
濃度分布は第７図に見られるようにガウシアン分布とな
り、ピークは深さ例えば０．１２（μｍ〕のところに生
成され、そこでＩ Ｘ １０１ｅＣｃｍ−’） ’７：
；Ｊｏしば、表面ではＩ Ｘ １０Ｉ７（ｃｍ−’）程
度になるから、耐圧は５〔■〕以上を確保することがで
きる。また、前記工程（８）に見られるように例えば１
００ 〔人〕程度のエツチングを行うと、前記不純物濃
度分布に依存する耐圧を殆ど損なうことなく、更に向上
することができる。
遮断周波数ｆｖ ： １２． ３ ｒＧＨｚＪショッ
トキ・ゲートについて ｎ値：１．１８ バリヤ・ハイド：０．７８ 破壊電圧：１０（Ｖ） ところで、本発明では、ゲート電極４をマスクにした自
己整合方式でｎ＋型領領域６７を形成しているので、そ
れらの間に発生する短絡が懸念されるところであるが、
それについては全く問題にならない。即ち、前記のよう
にしてｎ＋型領領域６７を形成すると、そこでの不純物
濃度分布は第７図に見られるようにガウシアン分布とな
り、ピークは深さ例えば０．１２（μｍ〕のところに生
成され、そこでＩ Ｘ １０１ｅＣｃｍ−’） ’７：
；Ｊｏしば、表面ではＩ Ｘ １０Ｉ７（ｃｍ−’）程
度になるから、耐圧は５〔■〕以上を確保することがで
きる。また、前記工程（８）に見られるように例えば１
００ 〔人〕程度のエツチングを行うと、前記不純物濃
度分布に依存する耐圧を殆ど損なうことなく、更に向上
することができる。
ショットキ・ゲート電極に於ける逆方向耐圧を維持する
には、次のような手段を採ることが考えられる。即ち、 （１１ｎ＋型領領域６７のドーズ量を低下させる。
には、次のような手段を採ることが考えられる。即ち、 （１１ｎ＋型領領域６７のドーズ量を低下させる。
（２）ｎ＋型領領域６７を形成した後、ショットキ・ゲ
ート電極４をエツチングして細くする。
ート電極４をエツチングして細くする。
（３） ショットキ・ゲート電極４を絶縁化する。
（４）ｎ＋型領領域６７の表面をエツチングする。
（５）ｎ＋型領領域６７を形成する前にマスクとなるシ
ョットキ・ゲート電極４を加工して傘型にするか、或い
は、傘型をなすマスクを別設してからイオン注入を行う
。
ョットキ・ゲート電極４を加工して傘型にするか、或い
は、傘型をなすマスクを別設してからイオン注入を行う
。
（６） イオン注入のエネルギを高くしてプロジェク
ト・レインジを深くするく前記実施例）。
ト・レインジを深くするく前記実施例）。
本発明では、前記（６）の手段を採ることが基本になっ
ているが、必要に応じて他の手段を併用して良い。因に
、ＧａＡｓｎ＋型領域に対するショットキ逆方向耐圧に
関するデータを例示すると次の通りである。
ているが、必要に応じて他の手段を併用して良い。因に
、ＧａＡｓｎ＋型領域に対するショットキ逆方向耐圧に
関するデータを例示すると次の通りである。
ところで、本発明に於いて、ショットキ・ゲート電極の
位置を自己整合で決定できること、即ち、ショットキ・
ゲート電極を形成してからイオン注入を行い、その活性
化熱処理を行うことができるのは、電極材料として高融
点金属シリサイド、特に、タングステンを含むシリサイ
ドを使用した点に負うところが大きいので、ここにＴｉ
ＷとＴｉＷＳｉとを比較してデータを示す。
位置を自己整合で決定できること、即ち、ショットキ・
ゲート電極を形成してからイオン注入を行い、その活性
化熱処理を行うことができるのは、電極材料として高融
点金属シリサイド、特に、タングステンを含むシリサイ
ドを使用した点に負うところが大きいので、ここにＴｉ
ＷとＴｉＷＳｉとを比較してデータを示す。
◎ＴｉＷはＴｉ：１０（ｗｔ％〕
◎Ｔ Ｉ Ｘ ＷＩ−ｘ Ｓ １２はＴｔ：１０（ｗｔ
％〕◎比抵抗は８５０ （℃）、１５ （分〕の熱処理
後の値 ◎ＨＦは濃縮（ｃ ｏ ｎ ｃ） 前記実施例に於いて、ショットキ・ゲート電極の材料と
して−ＴｉＷＳｉを用いたが、この組成のうち、Ｔｉは
ＧａＡｓに対する密着性を向上させる為に含有させたも
のであり、これはＷとＳｔとの組成比を最適化して密着
性を向上することで不要にすることができる。
％〕◎比抵抗は８５０ （℃）、１５ （分〕の熱処理
後の値 ◎ＨＦは濃縮（ｃ ｏ ｎ ｃ） 前記実施例に於いて、ショットキ・ゲート電極の材料と
して−ＴｉＷＳｉを用いたが、この組成のうち、Ｔｉは
ＧａＡｓに対する密着性を向上させる為に含有させたも
のであり、これはＷとＳｔとの組成比を最適化して密着
性を向上することで不要にすることができる。
尚、本発明に於いて、合金膜の組成は、化学量論的合金
に限られるものではなく、当該化学量論値とは若干相違
しても許容される。
に限られるものではなく、当該化学量論値とは若干相違
しても許容される。
以上の説明で判るように、本発明に於いては、ショット
キ・ゲート電極として、高融点金属シリサイドのうち、
特にタングステンを含むシリサイドを使用することに依
り、該ショットキ・ゲート電極とソース領域及びドレイ
ン領域との相対位置関係を自己整合方式で定めることが
でき、また、高温の熱処理を行っても、ショットキ障壁
は良好な状態で保全され、しかも、特殊な構造にしたり
、或いは、特別な加工を施したりすることなく、前記シ
ョットキ・ゲート電極とソース領域及びドレイン領域と
の間の耐圧を充分にとることが可能である。
キ・ゲート電極として、高融点金属シリサイドのうち、
特にタングステンを含むシリサイドを使用することに依
り、該ショットキ・ゲート電極とソース領域及びドレイ
ン領域との相対位置関係を自己整合方式で定めることが
でき、また、高温の熱処理を行っても、ショットキ障壁
は良好な状態で保全され、しかも、特殊な構造にしたり
、或いは、特別な加工を施したりすることなく、前記シ
ョットキ・ゲート電極とソース領域及びドレイン領域と
の間の耐圧を充分にとることが可能である。
第１図乃至第６図は本発明一実施例を説明する為の工程
要所に於ける半導体装置の要部切断側面図、第７図は不
純物濃度分布を説明する為の線図をそれぞれ表している
。 図に於いて、１は基板、３はｎ型層、４はショットキ・
ゲート電極、６，７はｎ“型領域、８，９は電極をそれ
ぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 第１図 第２図 第３図 第４図 第５図 第６図
要所に於ける半導体装置の要部切断側面図、第７図は不
純物濃度分布を説明する為の線図をそれぞれ表している
。 図に於いて、１は基板、３はｎ型層、４はショットキ・
ゲート電極、６，７はｎ“型領域、８，９は電極をそれ
ぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 第１図 第２図 第３図 第４図 第５図 第６図
Claims (1)
- 【特許請求の範囲】 化合物半導体上にタングステンを含むシリサイドからな
るショットキ・ゲート電極を形成する工程と、 次いで、該ショットキ・ゲート電極をマスクとして不純
物をイオン注入し該ショットキ・ゲート電極の両側にソ
ース領域及びドレイン領域を形成する工程と、 次いで、前記注入された不純物を活性化する高温熱処理
を行う工程と、 次いで、前記ソース領域及びドレイン領域にコンタクト
する電極を形成する工程とが含まれ、前記イオン注入は
前記ソース領域及びドレイン領域に於ける不純物濃度分
布が表面で該ソース領域及びドレイン領域と前記ショッ
トキ・ゲート電極との間で短絡を生じない程度の低い値
となり且つ該表面から所定深さのところでピーク値とな
るように行われること を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12374087A JPS6323370A (ja) | 1987-05-22 | 1987-05-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12374087A JPS6323370A (ja) | 1987-05-22 | 1987-05-22 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55189544A Division JPS57113289A (en) | 1980-12-30 | 1980-12-30 | Semiconductor device and its manufacture |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6323370A true JPS6323370A (ja) | 1988-01-30 |
| JPH0472382B2 JPH0472382B2 (ja) | 1992-11-18 |
Family
ID=14868160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12374087A Granted JPS6323370A (ja) | 1987-05-22 | 1987-05-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6323370A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0219975A (ja) * | 1988-07-08 | 1990-01-23 | Fujitsu Ltd | Ｃａｄシステムにおける操作復元処理方式 |
-
1987
- 1987-05-22 JP JP12374087A patent/JPS6323370A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0219975A (ja) * | 1988-07-08 | 1990-01-23 | Fujitsu Ltd | Ｃａｄシステムにおける操作復元処理方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0472382B2 (ja) | 1992-11-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4392150A (en) | MOS Integrated circuit having refractory metal or metal silicide interconnect layer | |
| EP0055932B1 (en) | Schottky gate electrode for a compound semiconductor device, and method of manufacturing it | |
| KR900008277B1 (ko) | 전계효과 트랜지스터의 제조방법 | |
| JPS6239835B2 (ja) | ||
| US4586063A (en) | Schottky barrier gate FET including tungsten-aluminum alloy | |
| US5536967A (en) | Semiconductor device including Schottky gate of silicide and method for the manufacture of the same | |
| US5200349A (en) | Semiconductor device including schotky gate of silicide and method for the manufacture of the same | |
| JPS6323370A (ja) | 半導体装置の製造方法 | |
| JPS61267365A (ja) | 半導体装置 | |
| JPS6160591B2 (ja) | ||
| JPS627165A (ja) | 半導体装置の製造方法 | |
| JPH0249435A (ja) | 半導体装置の製造方法 | |
| JPS6323369A (ja) | 半導体装置の製造方法 | |
| JPH0515303B2 (ja) | ||
| JPH0249438A (ja) | 半導体装置の製造方法 | |
| JPH0249437A (ja) | 半導体装置の製造方法 | |
| JPS6248393B2 (ja) | ||
| JPH0612822B2 (ja) | 半導体装置 | |
| JPH0249434A (ja) | 半導体装置の製造方法 | |
| JPH0622247B2 (ja) | 電界効果型半導体装置 | |
| JP2889240B2 (ja) | 化合物半導体装置及びその製造方法 | |
| JPH0472385B2 (ja) | ||
| JPH0810706B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPS60167473A (ja) | 半導体装置の製造方法 | |
| JPS60213064A (ja) | 半導体装置の製造方法 |