JPH02501251A - 集積回路用トレンチセル - Google Patents

集積回路用トレンチセル

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Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 集積回路用トレンチセル 主班夏分団 本発明はトレンチ構造に作られた集積回路素子に関するものであり、特に少なく とも１個のトランジスタがトレンチ構造にて形成されている集積回路用トレンチ セルに関する。
主恩■宵景 集積回路産業が与えられた半導体基板上により多くの回路を集積化する方法を探 究してゆくにつれて、種々のデバイスを基板表面沿いにプレーナ方式で配置する のみでな（、デバイスを基板表面から垂直方向に上の方へ組立てることにより、 または半導体基板表面内に作られたトレンチ内にデバイスを埋込むことによって デバイスを縦方向に配置することに、より多くの努力が払われるようになってき た。
例えば、トレンチ分離領域を用いて従来の汎用プレーナデバイスを分離する多数 の構成が現在では知られているｅｌＭｂｉｔおよび４Ｍｂｉｔのような最大容量 に近い今日のメモリチップにもトレンチキャパシタもまた商業ベースで使用され つつある。
トレンチ状（ｔｒｅｎｃｈ−Ｊｉｋｅ））ランジスタが種々の形で用いられてい る。“トレンチ型”トランジスタの最も初期の形の１つは種々の半導体材料の層 を使用し、チャネル領域上記の簡単な歴史から、より複雑なデバイスがトレンチ 製造域としての役目をする最上層とによって覆われたソース／ドレイン領域のス タックを形成する。このスタックに溝またはトレンチを切り刻む、この溝または トレンチをゲート誘電体絶縁層としての役目をする薄い誘電体材料で被覆するか 、または覆い、トレンチの残り部分にはゲートとしての役目をする導電性材料の プラグ（ｐ　Ｉ−ｕ　ｇ）を充填する。
その他の構成は、より浅いトレンチ型構造、またはＶ字型溝を使用し、この場合 にはトレンチまたは溝をゲート誘電体絶縁層としての役目をする薄い誘電体層で 被覆または覆うだけではなく、その誘電体絶縁層をさらに導電性材料の薄い層で 更に被覆してゲート電極を形成するが、これはプラグタイプのゲート構成に比べ ると少なくとも薄い、これらの型の構造に関連して同様に興味のあるのは、自己 整合多重電極構造を有するＶ−ＭＯ８構造である。基板に埋込むのではな（半導 体ウェハ表面から上方向へ組み上げられた縦型ＣＭＯ３）ランジスタもまたトレ ンチ内に組込んだ縦型ＦＥＴとともに周知であり、この後者の縦型ＦＥＴの場合 にはゲートは何らかの種類の構造により同一トレンチ内の別のゲートから分離さ れたトレンチ内の渭い層である。その他の提案されている縦型ＦＥＴとしては、 トレンチが円筒状ゲートを含み、１つのソース／ドレインがトレンチの底に置か れ、そのソース／ドレインへのコンタクトは円筒状ゲートの中央を走っている構 造がある。トランジスタとコンデンサの両方をなんらかの方法でトレンチ内に組 込んだトレンチ型構造もまた研究されている。
のために設計されつつあることが注目される。上述したように、トレンチ技術に 対する現在の挑戦としては、同一トレンチ内に１つのデバイス以上のものを配置 すること、即ちダイナミックまたはスタティックランダムアクセスメモリ　（Ｄ ＲＡＭまたはＳＲＡＭ）のメモリセルを作るために例えば１つのトランジスタ及 び他の素子を配置させることを含んでいる。
しかし、トレンチ技術は今なお発展を続けているので、極めて高い密度の集積回 路の製作にあたって最善′の代替物を利用、検討できるようにするために、特に より新しい多重デバイス型の他のトレンチ構造が必要になっている。これまでに 提案されたトレンチ構造のなかで市販用の集積回路チップとして実際に実施され ているのは掻く少数である。新しいトレンチ技術を用いた将来のＳＲＡＭセル、 特にソフトエラーレート（ＳＥＲ）の低い将来のＳＲＡＭセルに対する必要性が ある。
主所夏！ｈ 従って、本発明の目的は、トランジスタでもよい多重素子を用いたＳＲＡＭ用メ モリセルを提供することである。
本発明のもう１つの目的は、そこに能動または受動負荷を有することができる多 重素子ＳＲＡＭセルを提供することである。
本発明のもう１つの目的は、基板表面積領域を最小にし、多重素子トレンチＳＲ ＡＭセルの一部であるメモリのソフトエラーレートを最低にする多重素子トレン チＳＲＡＭセルを提供することである。
本発明の更にもう１つの目的は、そこにある素子間に余分な分離空間を必要とし ない縦型トレンチトランジスタセルを提供することである。
これらの目的およびその他の目的を達成するために、上部部分（ｔｏｐ　ｐｏｒ ｔｉｏｎ）を有する縦型側壁を少なくとも１つ有する、トレンチと底床部分を有 する基板内に形成された集積回路用セルが１つの形で提供されている。このセル はまた縦型側壁内に少なくとも１つの電界効果トランジスタ（ＦＥＴ）を有し、 このＦＥＴは２つのソース／ドレイン領域を有し、その１つはトレンチの側壁の 上部部分の近くにあり、他の１つはトレンチの底床部分にある。このＦＥＴはま た、側壁に沿って１つのゲート領域を有する。このセルはまたトレンチ内に中央 の負荷デバイスを含み、ここでこの中央の負荷デバイスは上部部分および底部コ ンタクトを有し、負荷デバイスの底部コンタクトは縦型側壁内のＦＥＴと電気的 に接続されている。
゛　の　゛　ｊ″量゛日 第１図はトレンチ内にトランジスタ３個を用いた本発明のＳＲＡＭ用メモリセル の１実施例の断面図である。
第２図は第１図のＳＲＡＭ用メモリセルの概略の上からのオーバーヘッドレイア ウトである。
第３図は第１図のＳＲＡＭ用セルの実施例のトランジスタがどのように接続され 構成されてセル全体を形成しているかを図示するためのトランジスタ６個を用い に従来のＳＲＡＭ用メモリセルの概略的回路図である。
第４図は、本発明のトレンチセルの初期製作段階におけるトレンチの断面図であ る。
第５図は、トランジスタのソース／ドレイン領域形成後の第４図のトレンチの断 面図である。
第６図は、第２の導電体層を通用した後の第５図のトレンチキャパシタの断面図 である。
第７図は、第６図に図示した製作段階と第１図に図示した製作段階との中間段階 における本発明のトレンチセルの断面図である。
第８図は、トランジスタ２個、抵抗１個および１つの相互接続層を用いた本発明 のもう１つの代わりの実施例の断面図である。
第９図は、第８図の代わりの実施例の接続方法を示す、トランジスタ４個、抵抗 ２個を用いた従来のＳＲＡＭ用メモリセルの概略的回路図である。
第１０図は、１つのＳＲＡＭ用メモリとして２個のトランジスタを１抵抗単位と するために埋込み層を使用している別の実施例の断面図である。
第１１図は、第１０図の代わりの実施例の接続方法を図示したトランジスタ４個 、抵抗２個を使用したＳＲＡＭ用メモリセルの別の実施例の概略的回路図である 。
第１２図は、第１１図のＳＲＡＭ用メモリセルの大雑把な概略的レイアウトであ る。
第１３図は、埋込み層を有する基板上に縦型トランジスタ２個、ラテラルトラン ジスタ１個を使用し、２個の縦型ＦＥＴが共通のゲートを有する本発明の更にも う１つの実施例の断面図である。
第１４図は、第１３図の多重トランジスタセルを用いたトランジスタ６個の従来 のもう１つのセルの概略的回路図である。
第１５図は、第１３図に示されており第１４図に示すように相互接続された実施 例の２つのセルの大体の近似的な概略的な上からのオーバーヘッドレイアウトで ある。
本発明の断面図は正確な縮尺率で書かれたものではなく、判り易くするために水 平部分に比べて垂直部分ば誇張されていることがしばしばあるということが充分 理解されるであろう。
日の量　なモ゛ヨ 第１図には、大規模集積（ＶＬＳＩ）回路または超大規模集積（ＵＬＳＩ）回路 ＳＲＡＭまたはその他の回路に使用できる本発明のセル（１０）の１実施例の断 面図が示されている。セル（１０）は半導体基板（１２）内に作られており、こ の基板は単結晶シリコンまたはその他の適当な材料のものでもよいが、それらに 限定されるものではない。分離領域（１６）が設けられていて、セル（１０）の ある能動（活性）領域を取り囲んでいる。
ここでの説明では半導体基板（１２）はｐ−にドープされているものと考えるが 、基板は反対の導電型でもよく、かつもう一方のドープされた半導体材料の領域 の導電型を逆にしてもよいということは明らかであろう。基板（１２）はそこに トレンチ（１８）を有し、このトレンチは少なくとも２つの側壁（１７）および （１８）および底床部分（２１）を有する。このセル（１０）は少なくとも２個 の電界効果トランジスタ（ＦＥＴ）を有する。第１のＦＥＴ　（４６）はトレン チの側壁（１７）の上部部分の近くにソース／ドレイン領域（２６）を有し、ト レンチ（１８）の底床部分（２１）にドレイン／ソース領域（３０）を有し、こ れらの２つの領域はチャネル（４８）で分離されている。チャネル（４８）の上 に薄いゲート誘電体層（２０）があり、さらにこの層（２０）はゲート（２２） によって覆われている。
第２のＦＥＴ（５０）は、ＦＥＴ（４６）と共通のドレイン／ソース領域（３０ ）、およびチャネル（５２）によってドレイン／ソース領域（３０）から分離さ れているもう１つのソース／ドレイン領域（２８）を有する。チャネル（５２） は薄いゲート誘電体層（２０’）により覆われており、ＦＥＴ（５０）用のゲー ト部は（２２’）である、工程の流れ（プロセスフロー）の説明の際に、説明す るように、ゲート（２２）及び（２２′）を形成する層および誘電体層（２０） 及び（２２’）はもともとは１つのものであり、第３のＦＥＴ（５４）のための コンタクトを与えるためのプロセス加工中にエツチングにより分離されている。
ここで第３のＦＥＴ　（５４）はセル（１０）上の負荷としての機能をし、セル （１０）の底床部分（２１）においてチャネル（４０）により分離されたドレイ ン／ソース領域（４４）から分離されたセル（１０）の上部部分にあるソース／ ドレイン領域（４２）を有する０円筒状の型の負荷ＦＥＴ　（５４）用のゲート 誘電体は薄いゲート誘電体１ｉ（３６）であり、そのＮ（３６）の下にはゲート 電極（３４）がある、ドレイン／ソース領域（４４）は、ＦＥＴ（４６）及びＦ ＥＴ（５０）のドレイン／ソース領域（３０）とともにゲー）（３４）に直接的 に接続されている点に注意して下さい。
第１図のセル（１０）の製作について説明する。第４図には、本発明の特に第１ 図の多重トランジスタセル（１０）の製造工程における初期制作段階が示されて いる。制作工程は半導体基板（１２）を用意することから始められるが、この半 導体基板（１２）は、種々のセル（１０）を互いに分離するためにセル（１０） の能動領域を取り囲んでいる分離領域（１６）がその中に作られている面（１４ ）を有する０分離構造（１６）は酸化シリコン、窒化シリコン、ノンドープのポ リシリコンまたはそれらの組合わせ、またはその他の適当な材料のもので形成さ れていてもよい、更に、分離構造（１６）は、シリコンの局所酸化（ＬＯＧＯ３ ）　、シールされた界面の局所酸化（５ｅ　ａ　１ｅｄ　１ｎｔｅｒｆａｃｅ　 ｊｌｏｃａｊ！　ｏｘｉｄａｔｉｏｎ）　（Ｓ　Ｉ　ＬＯ）などの任意の従来の 工程、またはトレンチ分離などによって形成されていてもよい、セルもまたトレ ンチ内に作られるという理由で推奨されているようなトレンチ分離を用いる場合 には、トレンチはほぼ同じ深さ、または深さ約３ミクロンおよび幅約０．５〜１ ミクロンを有するようにすべきである。
トレンチ（１８）は、基板（１２）の表面（１４）ｌ；おいて（ＲＩ　Ｅ）のよ うな一般的な異方性（ａｎｉｓｏｔｒｏｐｉｃ）エツチング技術でエツチングさ れている。トレンチ（１８）を作るためのエツチング工程は、等写的（ｃｏｎｆ ｏｒｍａｌ）な層被覆を容易にするためにトレンチ（１８）の底床部分の角およ び底床部分の角の両方を丸めるエツチング工程とすべきであるということが　推 奨されている。トレンチは少なくとも２つ側壁（１７）および（１９）、および 底床部分（２１）を持つべきである。トレンチは任意の寸法または比率のもので よいが、１つのサイズとしては深さ約２〜３ミクロン、幅約２．０〜３．０　ミ クロンとしてもよい、形成される第１の層は、二酸化シリコン、窒化シリコン、 または酸化膜−窒化膜一酸化膜（ＯＮｏ）サンドイッチのようなそれら２つの組 合わせ層でもよい第１の薄いゲート誘電体Ｆｉ（２０）である０次にドープした ポリ結晶シリコン（ポリシリコンまたはポリ）、金属または金属シリサイドのよ うな導電性材料の層（２２）が等写的（ｃｏｎｆ　ｏ　ｒｍａ　１）に誘電体層 （２０）の上に形成されている。この例の目的のために、この第１の導電性材料 の層はその場で（ｉｎ　５ｉｔｕ）　ドープしたｎ０導電型ポリシリコンである 。
層（２０）および（２２）にパターンを描いてエツチングし、ソース／ドレイン 領域を形成するたハの開口部を作り、もしソース／ドレイン領域を第５図に示す ようにイオン注入により組込む場合には二酸化シリコンのような薄いパッド誘電 体層（２４）を作る。イオン注入は従来の方法でさしつかえない、ｎ。
ソース／ドレイン領域が形成されるので、元素そのものまたは化合物の形のリン または砒素を使用してもよい、形成されたｎ゛ソース／ドレイン領域、トレンチ （１８）のそれぞれ側壁（１７）及び（１９）の上部部分の近（の領域（２６） および（２８）を含み、かつトレンチ（１８）の底床部分（２１）内にあるドレ イン／ソース領域（３０）を含んでいる。領域（２６）、（２８）および（３０ ）はゲート層（２２）に対してセルファライン（自己整合化）して形成されてい てもさしつかえない点に注目して下さい、一般的には、イオン注入された不純物 はアニールされてソース／ドレイン領域（２６）、（２８）および（３０）を完 全に形成するべきであろう。
次に、第６図に図示されるように、厚い誘電体分離層（３２）を作るために酸化 を行う、この層は薄いイオン注入パッドの最上部（２４）に形成してもよく、ま たはパッドをなんらかの従来のエツチング方法により除去した後に作ってもよい 、厚い誘電体分離領域（３２）もまた二酸化シリコン、窒化シリコン、（３０） とコンタクトできるようにすべきであり、従って第２の導電性材料の層（３４） を形成して第６図に図示される構造を与えてもよい、第２の導電性材料の層（３ ４）は、第１の導電性材料の層（２２）用に提案示唆されている材料のうちのど れで作ってもよい、ここで説明している例では、第２の導電性材料の層（３４） は気相成長（ＣＶ　Ｄ）で堆積されたｎ°ポリシリコンであると考えてもよい、 この工程は等写的な（ｃｏｎｆ　ｏ　ｒｍａ　Ａｓ）　１１を作ることが知られ ている。
次に、第７図に図示するように、二酸化シリコンｍうな第２の薄いゲート誘電体 層（３６）が、第２の導電性材料の層（３４）の上に配置されている。第２の導 電性材料の層（３６）は、デバイスエンジニアがどのような方法でそれを回路の 他の部分から分離したいと思っているかによって、この時点では、パターンにエ ツチングしてもしなくてもよい、いずれの場合にも、薄いゲート誘電体層（３６ ）および第２の導電性材料の層（３４）の両方にパターンを描いて、第７図に見 られるように開口部（３８）を作る必要がある。
トレンチ（１８）の残りの部分は半導体材料の層またはプラグ（４０）を充填す るが、これはポリシリコンであってもよい。
第１図を参照して下さい、しかしながら、この場合には、プラグ（４０）はその 場でドープされたｐ−ＣＶＤポリシリコンであることが望ましいかもしれない、 なぜならば、プラグ（４０）は、この実施例では、トランジスタである中央の負 荷デバイス用のチャネルを形成するからである。その場でドープされたｎ゛ポリ （４２）のＣＶＤの別の層はソース／ドレイン領域（４２）の１つとして、ポリ シリコンプラグ（４０）の上部部分に配置されている。プラグ（４０）の底床部 分への接続は、ソース／ドレイン領域（３０）および第２の導電性材料の層（３ ４）から十分な不純物をプラグ（４０）の底床部分の領域（４４）へ拡散させて コンタクトを作るために・アニールによって行われる。プラグ（４０）およびｎ ゛ソース／ドレイン領域４２）を形成した導電性材料にはパターンを描き、エツ チングしてそれをトレンチ領域内に限定すべきである。その代わりに、プラグ充 填技術およびｎ゛イオン注入ステップを用いて、トレンチ（１８）内の領域（４ ０）および（４２）をマスキングおよびパターニングエッチステップを使用せず に形成することが可能であるかもしれない。相互接続層および誘電体層をこの時 ａｓ）または開口部を作るべきである。この時点までの工程により第１図に図示 したほぼ完成したセルが作られる。表面安定化層および相互接続部を形成するよ うなその他の従来のプロセス加ニステップを、必要に応じて行な？てもよσ）。
第２図には、第１図のセル（１０）の上からオーバーヘッドまたはレイアウト概 略図が図示されている。これは単なる１つの考え得るレイアウトであって最適化 したレイアウトではなく、実際的なレイアウトでさえないということが判るであ ろう。しかしながら、これをここに示したのは、２つのセル（１０）および（１ σ′）がどのようにみえ、どのように接続されて、多重トランジスタセル１０及 び（１０”）の２個のセルが相互接続されている６トランジスタ６個ＡＭ用セル （５６）を形成しているかを図示するためである。例えば、ＦＥＴ（４６）およ び（４６”）のソース／ドレイン領域（２６）がビット線りおよび相補ビット線 りにそれぞれ接続されているのを見ることができる。
これらのＦＥＴ（４６）および（４６”）のゲー）（２２）はいずれもワード線 に接続されている。上述したように、ＦＥＴ（４６）および（４６”）のその他 のドレイン／ソース領域（３０）はトレンチの底床部分にあり、しかも従って第 ２図においてはみえない。
再びＦＥＴ　（５０）および（５０“）について説明すると、そのソース／ドレ イン領域（３０）のうちの１つは埋込まれていて従って見えない。その他のソー ス／ドレイン領域（２８）は両方ともＶｌ、に接続されており、一方ＦＥＴ（５ ０）のゲート（２２’）は縦型ＦＥＴ（５４’）のゲート（３４）に接続されて いる。同様に、ＦＥＴ（５０”）のゲート（２２’）は縦型ＦＥＴ（５４）のゲ ート（３４）に接続されている。最後に、両方の縦型ＦＥＴ（５４）および（５ ４）の上部部分のソース／ドレイン領域（４２）は第２図に図示されたように’ Ｖｃｃラインに接続されている。
第３図には、ＳＲＡＭ用セル（５６）内の２個の多重トランジスタセル（１０） および（１０’）の概略的な回路図が示されており、これは第２図を簡略にした ものである。６個のトランジスタを使用したＳＲＡＭ用セル（５６）は技術上周 知である。
しかし、それを２つのトレンチ（５８）内に組み入れて作った特殊な構造の実施 例は新規である。トランジスタ６個のＳＲＡＭ用セルの動作は技術上周知であり 、本発明の主題ではないので、ここでは説明を面側にするために省略する。一般 的には、デバイス（５４）および（５４“）は負荷デバイスであり、トランジス タ以外の他のデバイスを用いてもよい０例えば、第８図の断面図に図示した本発 明の実施例では、これらの負荷デバイスは抵抗であってトランジスタではない。
第８図には、半導体基板（６２）内に作られた本発明の多重トランジスタセル（ ６０）の別の実施例が示されている。セル（６０）は少なくとも２つの側壁（６ ６）および（６８）を持つトレンチ（６４）を有し、それらの側壁は第１のＦＥ Ｔ　（７０）および第２のＦＥＴ（７２）をそれぞれ有する。ＦＥＴ　（７０） は側壁（６６）の上部部分内にソース／ドレイン領域（７４）を有する。このｎ ゛ソース／ドレイン領域７４）は基板（６２）の表面内に形成された、または基 板（６２）表面に付は加えられた基板（６２）表面における層であってもよい。
もう一方のドレイン／ソース領域（７６）は従来の方法で作られた埋込み層、ま たはその他の型の層でもよい。ＦＥＴ（７０）のソース／ドレイン領域（７４） および（７６）はチャネル（７８）によって分離されている。チャネル（７８） は（第１図の層（２０）に類似した）薄い誘電体層（８０）によって覆われてお り、その層（８０）の上にＦＥＴ　（７０）用のゲート電極（８２）が配置され ている。
同様に、第２０ＦＥＴ（７２）も、チャネル（８６）によって埋込みドレイン／ ソース領域（７６）から分離されている側壁（６８）の上部部分の近くの基板（ ６２）表面内にソース／ドレイン領域（８４）を有する。チャネル（８６）は薄 いゲート誘電体層（８０’）によって覆われており、この誘電体層（８０′）は ゲート電極（８２’）によって覆われている。ゲート（電（８４）、ドレイン／ ソース領域（７６）およびソース／ドレイン領域（７４）は第１図の実施例にお いて用いられているような方法、例えばイオン注入または拡散によって不純物を 導入して形成してもよい。
第８図の実施例において明らかなもう１つの特徴は、第１図の実施例の第２図の 導電性材料の層（３４）にやや似ている別のポリシリコン層（９６）が存在する ことである。後述するように第９図の回路にこのセル（６０）を適用する場合に は、抵抗コンタクト（７６）と、隣接するセル（６０”）のトランジスタ（７２ ）のゲート（８２）とを接続するための手段が必要となることが明らかになる。
この層（９６）はその接続をしやすく容易にする。従って、誘電体層（８８）も また存在すべきこと、およびこの第２の導電性７！（９６）から抵抗（９０）の 大部分（バルク）を分離するために誘電体層（９８）が存在すべきことは明らか である。誘電体層（８８）は、導体（９６）内を流れる電流がチャネル（７８） もしくは（８６）内に十分な電界強度を発生させてＦＥＴ　（７０）および（７ ２）内にそれぞれキャリアの流れを誘発させない程度に十分な厚さを持つべきで ある。
第８図に図示した本実施例においては、負荷デバイス（９０）は、ドレイン／ソ ース接続部（７６）とｖｃｃに接続している上部部分のｎ゛電極９４）との間の ｎ−にドープしたポリシリコンプラグ（９２）によって形成された抵抗である。
ソース８４）はＶ。に接続されている。第８図の実施例は第１図の実施例につい て説明したプロセス工程に従って製作可能であることが当業者には理解されるで あろう。
第９図には、多重トランジスタセル（６０）および（６０）０２つがどのように 接続されてトランジスタ４個、抵抗２個のＳＲＡＭ用セルが形成されるかを示す 概略的な回路図が図示されている。この場合にも、第９図に図示しである。特定 の回路は技術上周知、であるが、その構造的な実施は新規である。第３図の説明 と同様に、セル（６０）のソース／ドレイン（７４）はビット線りに接続してい るが、一方セル（６０”）のソース／ドレイン領域（７４）は相補ビット線Ｄ　 （Ｄ）に接続されている。これらのセルのその他のソース／ドレイン領域は反対 のセルのその他のトランジスタのゲートに接続され′ており、セル（６０）のド レイン／ソース領域（７６）は導電体層（９６）を介してＦＥＴ（７２”）のゲ ート（８２’）に接続され、セル（６０１）のドレイン／ソース領域（７６）は 導電体層（９６）を介してＦＥＴ（７２）のゲート（８８）に接続されている。
セル（６０）および（６（１’）の両方のソース／ドレイン領域（７６）もまた 勿論抵抗（９０）および（９０’）の底床部分のコンタクトに接続されていて、 それぞれトランジスタ（７２）および（７２’）のための１つのソース／ドレイ ン領域としての役目をしている。トランジスタ（７２）および（７２“）のソー ス／ドレイン領域（８４）はいずれもＶ　ｓｓに接続されているが、抵抗（９０ ）および（９０’）の上部部分のコンタクト（９４）は、いずれも■。。に接続 されている。
第１０図には、本発明の更に別の実施例、即ち、ｎ°埋込み１ｉｉ（１０２）を 具備したｐ−ウェハ上のトレンチ構造内に埋込まれたポリシリコン抵抗負荷を用 いたＶＬＳ　ＩまたはＵＬＳ　Ｉ用メモリセル（１００）が図示されている。
この実施例においては、セルはトレンチ（１１２）の縦型側壁（１１０）内に２ つのＦＥＴ、即ちラテラル（横型）ＦＥＴ（１０６）と縦型ＦＥＴ　（１０８） を含み、このトレンチ（１１２）には負荷デバイス（１１４）もまた収納されて おり、このデバイス（１１４）は第１Ｏ図に図示されている事例では抵抗のよう な受動負荷デバイスである。ラテラルＦＥＴ（１０６）はソース／ドレイン領域 （１１６）およびドレイン／ソース領域（１１８）を有し、ドレイン／ソース領 域（１１Ｂ）は側壁（１１０）の上部部分近傍のｐ一層（１０″４）の表面に位 置している。ソース／ドレイン領域（１１６）および（１１８）はチャネル（１ ２）によって間隔を置いて分離されており、このチャネル（１２０）は薄いゲー ト誘電体（１２２）によって覆われており、この誘電体（１２２）はゲート電極 （１２４）によって覆われている。
縦型ＦＥＴ　（１０８）はラテラルＦＥＴ　（１０６）と共通のドレイン／ソー ス領域（１１８）と、ｎ′″埋込み層として作られているソース／ドレイン領域 （１０２）を有する。ソース／ドレイン領域（１１８）および（１０２）は、ト レンチ（１１２）の側壁（１１０）内にあるチャネル（１２６）によって分離さ れている。チャネル（１２６）およびトレンチ側壁（１１０）は薄いゲート誘電 体層（１２Ｂ）によって覆われており、この誘電体層（１２８）はゲート電極（ １３０）によって覆われている。これまでに説明した他の実施例と異なり、ゲー ト誘電体層（１２Ｂ）および誘電体層（１３０）はトレンチの形状の周りで連続 しており、かつ円筒状またはボックス型であってもよい。従って、分Ｍ領域（１ ６）は第１２図に図示するように総ての側面でトレンチ（１１２）から間隔を置 いて分離されるはずであるので、電流はそのセルの周囲を流れることができる。
更に、中央の負荷デバイス（１１４）は、ｎ゛にドープされたポリシリコンコン タクト（１３４）によって蓋（キャップ）をされている低密度にドープされたｎ −ポリシリコンプラグ（１３２）を含む抵抗である。抵抗（１１４）の底床部分 はドープしたポリシリコン相互接続層（３６）と接墓しており、さらにこの相互 接続層（３６）は上述したｎ３　ドレイン／ソース領域（１１８）に接触してい る。相互接続層（１３６）は誘電体層（１３８）によって抵抗（１１４）の抵抗 性ポリシリコンプラグ（１３２）の主要部分（ｂ　ｕ　ｌ　ｋ）から分離されて おり、誘電体層（１４０）によって縦型ＦＥＴ　（１０８）のゲート（１３０） から分離されている。本発明の他の代わりの実施例の場合と同じく、第１０図の セル（１００）の製作に使用した工程および材料は、第４図〜第７図および第１ 図に関連して説明された工程および材料とほぼ同じである。しかしながら、第１ ０図の構造におけるソース／ドレイン領域（１１６）およびドレイン／ソース領 域（１１Ｂ）は、ホトマスクおよびパターンエツチングによるプロセスよりはむ しろ、自己整合化されたポリシリコンゲートプロセス工程によって形成されても よい点に注目されるべきである。自己整合化工程は、後述する第１３図および第 １６図において描かれたセルにおいても使用できることが判るであろう。
しかしながら、予想されるように、セル（１００）はそのレイアウトおよび回路 図においては形状がやや異なるように描かれている。第１１図には、第９図に示 したのと同じトランジスタ４個、抵抗２個のＳＲＡＭ用セル（１４２）が図示さ れている。しかしながら、第１１図においては、ラテラル（横型）トランジスタ （１０６）および（１０６″）はそれぞれ第９図の回路のトランジスタ（７０） および（７０″）の機能を果たす。第１１図の回路の縦型トランジスタ（１０８ ）および（１０８″）は第９図の回路の縦型ＦＢＴ（７２）および’（７２”） の機能を果たし、一方第１１図の回路の抵抗（１１４）および（１１４’）は第 ９図の回路の掴抗（９０）および（９０”）の機能を果たす。この基本的回路に ついては上記に詳細に説明しであるので、ここでは第１１図を簡単に説明するだ けで十分である。第１１図に描いである回路は新規ではないのでＳＲＡＭ用セル （１４２）の動作は技術上周知となるが、その構造の実施例は新規である。
第１２図には、第１０図に図示され、第１１図に図示されるように接続された、 実施例としての２つのセル（１００）および（１００”）の大雑把な概略的な上 からのオーバーヘッドレイアウトが図示されている。それらの図の間の一貫性を 保ち説明を明快にするために、第１０図および第１１図に使用した参照番号与同 じ参照番号を第１２図に用いた。第２図に図示したレイアウトの場合と同様に、 第１２図のレイアウトは最適化したレイアウトではないことが判るであろう。例 えば、ドレイン／ソース領域（１１８）を能動（活性）領域内のトレンチ（１１ ２）にもつと近づけて配置することが可能であり、かつ更にセル（１００）およ び（１００）の右側の分離領域（１６）をトレンチ側壁（１１０）にもつと充分 に近づけて配置できることが第１２図からも明らかである。
第１１図に関連して上述した相互接続を第１２図を参照して簡単に検討してみる ことにする。ＦＥＴ　（１０６）のソース／ドレイン領域（１１６）はビット線 りに接続されているが、ＦＥＴ（１０６’）のソース／ドレイン領域（１１６） は相補的なビットｆＩＤに接続されている点に注目して下さい、　ＦＥＴ　（１ ０６）および（１０６１）の両方に対するゲー）（１２４）はワード線とともに 一体化集積化形成されている。（勿論このワード線は描かれているラインより狭 い、）ＦＥＴ（１０６）のドレイン／ソース領域（１１８）はセル（１００）の 相互接続導電体層（１３６）に接続されており、さらにこの層（１３６）ン／ソ ース領域（１１８）は、セル（１００”）の相互接続導電体層（１３８）に接続 し、この導電体層（１３Ｂ）はセル（１００）の対の一方のＦＥＴ　（１０Ｂ） のゲート電極（１３０）に接続されている０両方のセル（１００）および（ｌ　 ＯＯ’）の相互接続導電体層（１３６）もまたそのそれぞれの負荷デバイス（１ １４）に接続されており、デバイス（１１４）の他端は共通のＶ　ｃｃに接続さ れている。両方のセル（１００）および（域（１０２）は共通のｎ°埋込み層で あり、この層はＶ。に接続されている。
第１３図には、第１０図に描かれているセル（１００）に似た多重トランジスタ セル（１４４）が示されているが、但しこの場合には中央の負荷デバイス（１１ ４）は縦型ＦＥＴ　（１４６）である、セル（１４４）の要素部分の大部分はセ ル（１００）の要素部分とほぼ同じであり、使用されている参照番号も同じであ り、説明を簡潔にするためにこれらの要素部分についてはここで再び説明はしな い、第２の縦型ＦＥＴ　（１４６）は、底床部分のソース／ドレイン領域（１４ Ｂ）と上部部分のソース／ドレイン領域（１５０）を有し、これらの両方の領域 （１４８）および（１５０）はｎｏにドープされており、ｐ−にドープされてい るチャネル（１５２）によって分離されている。
各要素部分（１４８）、（１５０）および（１５２）は例えばポリ結晶シリコン のような任意の適当な半導体材料で形成されていてもよい、チャネル（１５２） は薄いゲート誘電体層（１５６）によって取りかこまれており、さらにこのゲー ト誘電体層（１５６）はゲート電極（１５８）によって取りこまれており、さら にゲート電極（１５Ｂ）もまたｎ′″にドープされたポリシリコンで形成されて いてもよい、これから明らかなように、第２の縦型ＦＥＴ　（１４６）用のゲー ト電極であるだけではなく、第１の縦型ＦＥＴ　（１０８）用のゲート電極でも ある。
回路素子の相互接続にこれらの違いがあるために、第３図のセセル（１４４）　 ’ｆｒ第３図のトランジスタ６個のＳＲＡＭ用セル回路（５６）に使用すること はできない、その代わりに、２つの多重トランジスタセル（１４４）および（１ ４４”）を相互接続してＳＲＡＭ用セル（１６０）の回路を形成すると、その回 路は第１４図に示した回路のようになる。この場合にもこの回路動作および機能 は技術上周知であるが、このセル（１４４）および（１４４’）の構造は新規で ある。
第１３図の多重素子セル（１４４）および（１４４’）を利用した第１４図のト ランジスタ６個のＳＲＡＭ用メモリセルの大雑把な概略的レイアウト図は第１５ 図に図示されている。この場合にもこれらのセルは空間の利用という点に関して 最善の利用を行うようには最適化されては設計されていないことが判るであろう 、しかしながら、第１５図は読者が第１３図のセルを理解する助けになることが 予想され、従って共通の参照番号を使用しである。
従って、本発明の多重素子トレンチセルは、集積回路用デバイス、特にＳＲＡＭ のようなメモリのための新しい構造を提供している。これらのセルは基板に組込 まれているので、横方向のシリコン面積が最小ですむ、これらのトレンチセル構 造は重要なセルノードの結合キャパシタンスを増加させ、それらの接合面積を小 さくする可能性を有するので、間違った情報をセルに誤まって書込み、間違った 情報をセルから誤まって読取る浮遊（ｓｔｒａｙ）アルファ粒子によって生じる ソフトエラーレートを最小化する。
ＦＩＧ、１ ＦＩＣニー、２ ｃｃ ＦＩＧ、３ ＦＩＣ，４ ＦＩＧ、５ ＦＩＣ，６ ＦＩＣ，７ ＦＩＧ、８ ＦＩＧ、１２ １、特許出願の表示 国際出願番号　ＰＣＴ／ＵＳ　８８１０２７２３２、発明の名称 ３、特許出願人 住所　アメリカ合衆国イリノイ州６０１９６　、シャンバーブ。
イー・アルゴンフィン・ロード、１３０３番名　称　モトローラ・インコーホレ ーテッド代表者　ラウナー、ビンセント　ジエイ国　籍　アメリカ合衆国 ４、代理人 住　所　東京都豊島区南長崎２丁目５番２号請求の範囲 １、基板内に形成された集積回路用トレンチセルであって、少なくとも１つの縦 方向の側壁と底床部分を具備する１つのトレンチを含み、ここで縦方向の側壁は 上部部分を具備しており、さらに縦方向の側壁内に存在する少なくとも１つの電 界効果トランジスタ（ＦＥＴ）を含み、ここでこのＦＥＴは２つのソースもしく はドレイン領域を具備し、それらの内の１方は側壁の上部部分近傍に存在しかつ 他方はトレンチの底床部分に存在しており、かつ、前記側壁に沿って形成された ゲート領域を含み、さらにトレンチ内に形成された中央能動負荷デバイスとを含 み、前記中央負荷デバイスは上部及び底部コンタクト（接触）を有し、ここで負 荷デバイスの底部コンタクト（接触）は縦型側壁内の電界効果トランジスタに接 続されている、ことを特徴とする集積回路用トレンチセル。
２、前記ゲート領域及び中央負荷デバイスはドープドポリ結晶シリコンを含むこ とを特徴とする請求 路用トレンチセル。
３、　削除 ４、　削除 ５、前記能動負荷デバイスは、中央の縦型領域を含み、上部のソースもしくはド レイン領域と底部のドレインもしくはソース領域と、前記上部及び前記底部のソ ースもしくはドレイン領域間のチャネル領域と、前記チャネル領域を被覆するゲ ート誘電体層と、前記ゲート誘電体層を少なくとも部分的に被覆し、かつチャネ ル領域から前記ゲート誘電体層を隔てて反対側に横切って配置されたゲート電極 とを具備し、ここで、前記底部のソースもしくはドレイン領域はトレンチの底床 部分にあるソースもしくはドレイン領域と接触していることを特徴とする前記請 求項１記載の集積回路用トレンチセル。
６、トレン＾床部分にあるソースもしくはドレイン領域はドープされた半導体埋 込み層もしくはドープされた半導体ウェハー（基板）からなるグループから選択 された半導体要素部分を含むことを特徴とする前記請求項ｌ記載の集積回路用ト レンチセル。
７、側壁の上部部分近傍のソースもしくはドレイン領域とトレンチの底床部分に ある他方のドレインもしくはソース領域との間にチャネルが存在し、トレンチ側 壁上に薄いゲート誘電体層が存在し、かつゲート領域は前記薄いゲート誘電体層 上に存在することを特徴とする前記請求項１記載の集積回路用トレンチセル。
８、トレンチ側壁の上部部分近傍のソースもしくはドレイン領域と共通なソース もしくはドレイン領域を具備する第２の横方向（ラテラル）ＦＥＴが存在するこ とを特徴とする前記請求項１記載の集積回路用トレンチセル。
９、前記トレンチは少なくとも２つの縦方向の側壁を具備し、かつ１つのＦＥＴ が前記少なくとも２つの縦方向の側壁内に存在することを特徴とする前記請求項 １記戦の集積回路用トレンチセル。
内．基板内に形成された集積回路用トレンチセルであって、少なくとも２つの縦 方向の側壁と底床部分を具備する１つのトレンチを含み、ここで各々の縦方向の 側壁は上部部分を具備しており、さらに２つの縦方向の側壁内の各々の１つに存 在する少なくとも２つの電界効果トランジスタ（ＦＥＴ）を含み、ここでこの各 々のＦＥＴは２つのソースもしくはドレイン領域を具備し、それらの内の１方は 側壁の上部部分近傍に存在しかつ他方はトレンチ底床部分に存在しており、ここ でさらに、トレンチの底床部分に存在するソースもしくはドレイン領域は両方の ＦＥＴに共通になされていて、かつ、前記側壁に沿って形成されたゲート領域を 含み、さらにトレンチ内の両方のＦＥＴの中間に形成された中央能動負荷デバイ スとを含み、前記中央負荷デバイスは上部及び底部コンタクト（接触）を有し、 ここで底部コンタクト（接触）はトレンチの底床部分内に存在する共通のソース もしくはドレイン領域と電気的に接続されていることを特徴とする集積回路用ト レンチセル。
国際調査報告

Claims (10)

    【特許請求の範囲】
  1. １．少なくとも１つの縦型側壁と底床部分とを有し、その縦型側壁が上部部分を 有するトレンチと、 縦型側壁の上部部分近傍に１つのソース／ドレイン領域を、トレンチの底床部分 に１つのソース／ドレイン領域を有し、側壁に沿ったゲート領域を有する、側壁 内に形成された少なくとも１つの電界効果トランジスタ（ＦＥＴ）と、上部コン タクトと底部コンタクトとを有する負荷デバイスであって、前記負荷デバイスの 底部コンタクトが縦型側壁内のＦＥＴに電気的に接続している、トレンチ内の中 央の負荷デバイスとを含むことを特徴とする、 基板内に形成された集積回路用トレンチセル。
  2. ２．ゲート領域および中央の負荷デバイスはドープされたポリ結晶シリコンを含 むことを特徴とする前記請求項１記載の集積回路用トレンチセル。
  3. ３．中央の負荷デバイスは受動負荷デバイスであることを特徴とする前記請求項 １記載の集積回路用トレンチセル。
  4. ４．中央の負荷デバイスは能動負荷デバイスであることを特徴とする前記請求項 １記載のトレンチセル。
  5. ５．負荷ＦＥＴは上部部分のソース／ドレイン領域と、底床部分のソース／ドレ イン領域と、上部部分のソース／ドレイン領域と底部部分のソース／ドレイン領 域との間のチャネル領域と、チャネル領域を覆っているゲート誘電体と、少なく ゲート誘電体の一部を覆いチャネル領域からゲート誘電体を横切って配置されて いるゲート電極とを有する、中央の垂直領域を含み、底床部分のソース／ドレイ ン領域はトレンチの底床部分のソース／ドレイン領域と接触していることを特徴 とする前記請求項４記載の集積回路用トレンチセル。
  6. ６．トレンチの底床部分にあるソース／ドレイン領域は、ドープされた半導体埋 込み層またはドープされた半導体ウエハーからなる群から選択された半導体素子 からなる前記請求項１記載の集積回路用トレンチセル。
  7. ７．側壁の上部部分近傍のソース／ドレイン領域とトレンチの底床部分のソース ／ドレイン領域との間にチャネルが存在し、トレンチ側壁上に薄いゲート誘電体 層が存在し、しかも薄いゲート誘電体層上にゲート領域が存在することを特徴と する前記請求項１記載の集積回路用トレンチセル。
  8. ８．トレンチ側壁の上部部分近傍のソース／ドレイン領域と共通のソース／ドレ イン領域を有する第２ラテラルＦＥＴが存在することを特徴とする前記請求項１ 記載の集積回路用トレンチセル。
  9. ９．トレンチは少なくとも２つの縦型側壁を有し、縦型側壁のうちの少なくとも ２つの面に１つのＦＥＴが存在することを特徴とする前記請求項１記載の集積回 路用トレンチセル。
  10. １０．少なくとも２つの縦型側壁と底床部分を有し、各縦型側壁は上部部分を有 するトレンチと、 縦型側壁のうちの２つの面にそれぞれ１個の電界効果トランジスタ（ＦＥＴ）が あり、各ＦＥＴは側壁の上部部分近傍に１つのソース／ドレイン領域とトレンチ の底床部分に１つのソース／ドレイン領域を有し、トレンチの底床部分のソース ／ドレイン領域は両方のＦＥＴに共通であり、かつゲート領域が側壁に沿ってい る、少なくとも２つのＦＥＴと、ＦＥＴ間のトレンチ内にあり、上部コンタクト と底部コンタクトを有し、底部コンタクトはトレンチ底床部分の共通のソース／ ドレイン領域を電気的に接続している中央の負荷デバイスとを含むことを特徴と する 基板内に形成された集積回路用トレンチセル。
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