JPH04297067A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04297067A JPH04297067A JP3047910A JP4791091A JPH04297067A JP H04297067 A JPH04297067 A JP H04297067A JP 3047910 A JP3047910 A JP 3047910A JP 4791091 A JP4791091 A JP 4791091A JP H04297067 A JPH04297067 A JP H04297067A
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6728—Vertical TFTs
Landscapes
- Thin Film Transistor (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置に関し、
特に、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔ
ｏｒ），いわゆる薄膜トランジスタ（以下，ＴＦＴと呼
ぶ）を用いたＳＲＡＭにおけるメモリセルの改良構造に
係るものである。
特に、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔ
ｏｒ），いわゆる薄膜トランジスタ（以下，ＴＦＴと呼
ぶ）を用いたＳＲＡＭにおけるメモリセルの改良構造に
係るものである。
【０００２】
【従来の技術】図５，および図６は従来のそれぞれにポ
リシリコンＴＦＴを用いた第１，および第２のＳＲＡＭ
におけるメモリセルの概要構成を示す共に断面模式図で
あり、また、図７は同上ＰチャネルＴＦＴを用いたＳＲ
ＡＭでのメモリセルの等価回路である。
リシリコンＴＦＴを用いた第１，および第２のＳＲＡＭ
におけるメモリセルの概要構成を示す共に断面模式図で
あり、また、図７は同上ＰチャネルＴＦＴを用いたＳＲ
ＡＭでのメモリセルの等価回路である。
【０００３】こゝで、まず、図５に示す装置構成におい
て、符号１１はｐ−型のシリコン基板を示し、１２はＮ
チャネルＭＯＳＦＥＴのソース・ドレイン領域となるｎ
＋型の拡散層、１３ａは同上ＦＥＴのゲート酸化膜とな
るＳｉＯ２膜、１４は同上ＦＥＴのゲート電極となるポ
リシリコン膜であり、また、１５はＰチャネルＴＦＴの
ゲート電極となるポリシリコン膜、１３ｂは同上ＴＦＴ
のゲート酸化膜となるＳｉＯ２膜、１６ａは同上ＴＦＴ
のソース・ドレイン領域となるｐ＋型の拡散層、１６ｂ
は同上ＴＦＴのチャネル領域となるポリシリコン膜であ
る。
て、符号１１はｐ−型のシリコン基板を示し、１２はＮ
チャネルＭＯＳＦＥＴのソース・ドレイン領域となるｎ
＋型の拡散層、１３ａは同上ＦＥＴのゲート酸化膜とな
るＳｉＯ２膜、１４は同上ＦＥＴのゲート電極となるポ
リシリコン膜であり、また、１５はＰチャネルＴＦＴの
ゲート電極となるポリシリコン膜、１３ｂは同上ＴＦＴ
のゲート酸化膜となるＳｉＯ２膜、１６ａは同上ＴＦＴ
のソース・ドレイン領域となるｐ＋型の拡散層、１６ｂ
は同上ＴＦＴのチャネル領域となるポリシリコン膜であ
る。
【０００４】次に、図６に示す装置構成においても、同
様に、符号１１はｐ−型のシリコン基板を示し、１２は
ＮチャネルＭＯＳＦＥＴのソース・ドレイン領域となる
ｎ＋型の拡散層、１３ａは同上ＦＥＴのゲート酸化膜と
なるＳｉＯ２膜、１４は同上ＦＥＴのゲート電極となる
ポリシリコン膜であり、また、１６ａはＰチャネルＴＦ
Ｔのソース・ドレイン領域となるｐ＋型の拡散層、１６
ｂは同上ＴＦＴのチャネル領域となるポリシリコン膜で
ある。
様に、符号１１はｐ−型のシリコン基板を示し、１２は
ＮチャネルＭＯＳＦＥＴのソース・ドレイン領域となる
ｎ＋型の拡散層、１３ａは同上ＦＥＴのゲート酸化膜と
なるＳｉＯ２膜、１４は同上ＦＥＴのゲート電極となる
ポリシリコン膜であり、また、１６ａはＰチャネルＴＦ
Ｔのソース・ドレイン領域となるｐ＋型の拡散層、１６
ｂは同上ＴＦＴのチャネル領域となるポリシリコン膜で
ある。
【０００５】しかして、前記ＰチャネルＴＦＴを用いた
ＳＲＡＭのメモリセルにおいては、図７の等価回路に示
されているように、２個のＰチャネルＴＦＴ（トランジ
スタＴｒ１とトランジスタＴｒ２）と、４個のＮチャネ
ルＭＯＳＦＥＴ（トランジスタＴｒ３，５とトランジス
タＴｒ４，６）とを組み合わせることで構成されており
、このために、これらの各トランジスタの相互は、次の
ようにそれぞれ電気的に接続させる必要がある。
ＳＲＡＭのメモリセルにおいては、図７の等価回路に示
されているように、２個のＰチャネルＴＦＴ（トランジ
スタＴｒ１とトランジスタＴｒ２）と、４個のＮチャネ
ルＭＯＳＦＥＴ（トランジスタＴｒ３，５とトランジス
タＴｒ４，６）とを組み合わせることで構成されており
、このために、これらの各トランジスタの相互は、次の
ようにそれぞれ電気的に接続させる必要がある。
【０００６】すなわち、ＰチャネルＴＦＴでのトランジ
スタＴｒ１のゲート電極と、ＮチャネルＭＯＳＦＥＴで
のトランジスタＴｒ３のゲート電極との接続，Ｐチャネ
ルＴＦＴでのトランジスタＴｒ２のゲート電極と、Ｎチ
ャネルＭＯＳＦＥＴでのトランジスタＴｒ４のゲート電
極との接続であり、また、ＰチャネルＴＦＴでのトラン
ジスタＴｒ１のソース，またはドレイン領域と、Ｎチャ
ネルＭＯＳＦＥＴでのトランジスタＴｒ３，およびＴｒ
５のそれぞれのソース，またはドレイン領域との接続，
ＰチャネルＴＦＴでのトランジスタＴｒ２のソース，ま
たはドレイン領域と、ＮチャネルＭＯＳＦＥＴでのトラ
ンジスタＴｒ４，およびＴｒ６のそれぞれのソース，ま
たはドレイン領域との接続である。
スタＴｒ１のゲート電極と、ＮチャネルＭＯＳＦＥＴで
のトランジスタＴｒ３のゲート電極との接続，Ｐチャネ
ルＴＦＴでのトランジスタＴｒ２のゲート電極と、Ｎチ
ャネルＭＯＳＦＥＴでのトランジスタＴｒ４のゲート電
極との接続であり、また、ＰチャネルＴＦＴでのトラン
ジスタＴｒ１のソース，またはドレイン領域と、Ｎチャ
ネルＭＯＳＦＥＴでのトランジスタＴｒ３，およびＴｒ
５のそれぞれのソース，またはドレイン領域との接続，
ＰチャネルＴＦＴでのトランジスタＴｒ２のソース，ま
たはドレイン領域と、ＮチャネルＭＯＳＦＥＴでのトラ
ンジスタＴｒ４，およびＴｒ６のそれぞれのソース，ま
たはドレイン領域との接続である。
【０００７】従って、前記それぞれの接続態様から明ら
かなように、ＳＲＡＭのメモリセル構成において、ＴＦ
Ｔを用いる場合には、その構造上の制約のため、結果的
に、ＴＦＴにおけるトランジスタのゲート電極が、当該
トランジスタのチャネル領域よりも下層側にあるように
設定しなければならないことになる。
かなように、ＳＲＡＭのメモリセル構成において、ＴＦ
Ｔを用いる場合には、その構造上の制約のため、結果的
に、ＴＦＴにおけるトランジスタのゲート電極が、当該
トランジスタのチャネル領域よりも下層側にあるように
設定しなければならないことになる。
【０００８】何故ならば、ＴＦＴにおけるトランジスタ
のゲート電極を、そのチャネル領域よりも上層側に形成
させたとすると、先にも述べた通り、Ｔｒ１とＴｒ３と
の，およびＴｒ２とＴｒ４とのそれぞれの各ゲート電極
相互を電気的に接続し、かつＴｒ１とＴｒ３，５との，
およびＴｒ２とＴｒ４，６とのそれぞれの各ソース，ま
たはドレイン領域ゲート電極相互を電気的に接続するた
めに、それぞれに各別の配線層が必要になるからである
。
のゲート電極を、そのチャネル領域よりも上層側に形成
させたとすると、先にも述べた通り、Ｔｒ１とＴｒ３と
の，およびＴｒ２とＴｒ４とのそれぞれの各ゲート電極
相互を電気的に接続し、かつＴｒ１とＴｒ３，５との，
およびＴｒ２とＴｒ４，６とのそれぞれの各ソース，ま
たはドレイン領域ゲート電極相互を電気的に接続するた
めに、それぞれに各別の配線層が必要になるからである
。
【０００９】
【発明が解決しようとする課題】従来のＳＲＡＭでのメ
モリセルに用いるＴＦＴは、以上のように構成されてお
り、トランジスタのゲート電極をチャネル領域よりも下
層側に設けているため、当該ゲート電極をマスクにした
イオン注入技術，つまり、セルフアラインによっては、
ソース・ドレイン領域を形成することができず、このソ
ース・ドレイン領域の形成のためには、写真製版法によ
って形成されるレジストパターンを用い、当該レジスト
パターンをマスクにしたイオン注入を行なう必要がある
もので、必然的に製造工程が増加するなどの不利があり
、かつまた、写真製版時におけるマスクずれに伴い、当
該ＴＦＴでのソース・ドレイン領域の対称性が失われる
などの問題点があった。
モリセルに用いるＴＦＴは、以上のように構成されてお
り、トランジスタのゲート電極をチャネル領域よりも下
層側に設けているため、当該ゲート電極をマスクにした
イオン注入技術，つまり、セルフアラインによっては、
ソース・ドレイン領域を形成することができず、このソ
ース・ドレイン領域の形成のためには、写真製版法によ
って形成されるレジストパターンを用い、当該レジスト
パターンをマスクにしたイオン注入を行なう必要がある
もので、必然的に製造工程が増加するなどの不利があり
、かつまた、写真製版時におけるマスクずれに伴い、当
該ＴＦＴでのソース・ドレイン領域の対称性が失われる
などの問題点があった。
【００１０】この発明は、このような従来の問題点を解
消するためになされたもので、その目的とするところは
、ＳＲＡＭでのメモリセルに用いるＴＦＴ構造において
、当該ＴＦＴでのソース・ドレイン領域をセルフアライ
ンによって形成し得るようにした，この種の半導体装置
を提供することである。
消するためになされたもので、その目的とするところは
、ＳＲＡＭでのメモリセルに用いるＴＦＴ構造において
、当該ＴＦＴでのソース・ドレイン領域をセルフアライ
ンによって形成し得るようにした，この種の半導体装置
を提供することである。
【００１１】
【課題を解決するための手段】前記目的を達成するため
に、この発明に係る半導体装置は、ＳＲＡＭでのメモリ
セルに用いる薄膜トランジスタ構造であって、シリコン
基板上に段差部を形成した上で、当該段差部の側壁部に
沿ってチャネル領域を設けると共に、当該チャネル領域
の側壁対応部に酸化膜などの絶縁性サイドウォールを形
成させ、かつこの絶縁性サイドウォールをマスクにした
イオン注入により、ソース・ドレイン領域をセルフアラ
インで形成したことを特徴とするものである。
に、この発明に係る半導体装置は、ＳＲＡＭでのメモリ
セルに用いる薄膜トランジスタ構造であって、シリコン
基板上に段差部を形成した上で、当該段差部の側壁部に
沿ってチャネル領域を設けると共に、当該チャネル領域
の側壁対応部に酸化膜などの絶縁性サイドウォールを形
成させ、かつこの絶縁性サイドウォールをマスクにした
イオン注入により、ソース・ドレイン領域をセルフアラ
インで形成したことを特徴とするものである。
【００１２】
【作用】従って、この発明においては、シリコン基板上
に形成した段差部の側壁部にチャネル領域を設けた上で
、当該チャネル領域の側壁対応部に酸化膜などの絶縁性
サイドウォールを形成させておき、かつこの絶縁性サイ
ドウォールをマスクにしたイオン注入により、ソース・
ドレイン領域をセルフアラインで形成することができる
。
に形成した段差部の側壁部にチャネル領域を設けた上で
、当該チャネル領域の側壁対応部に酸化膜などの絶縁性
サイドウォールを形成させておき、かつこの絶縁性サイ
ドウォールをマスクにしたイオン注入により、ソース・
ドレイン領域をセルフアラインで形成することができる
。
【００１３】
【実施例】以下，この発明に係る半導体装置の実施例に
つき、図１ないし図４を参照して詳細に説明する。
つき、図１ないし図４を参照して詳細に説明する。
【００１４】図１，および図３はこの発明の第１，およ
び第２の各実施例をＳＲＡＭのメモリセルに用いる薄膜
トランジスタ（ＴＦＴ）構造に対して各別に適用した場
合の概要構成を示すそれぞれに断面模式図であり、また
、図２（ａ） ないし（ｃ），および図４（ａ） ない
し（ｃ） は同上第１，および第２の各実施例による装
置構成の主要な製造工程を順次に示すそれぞれに断面模
式図である。
び第２の各実施例をＳＲＡＭのメモリセルに用いる薄膜
トランジスタ（ＴＦＴ）構造に対して各別に適用した場
合の概要構成を示すそれぞれに断面模式図であり、また
、図２（ａ） ないし（ｃ），および図４（ａ） ない
し（ｃ） は同上第１，および第２の各実施例による装
置構成の主要な製造工程を順次に示すそれぞれに断面模
式図である。
【００１５】最初に、図１に示す第１の実施例装置の構
成について述べる。
成について述べる。
【００１６】この図１の装置構成において、符号１は主
面上の所要部を選択的に掘り込んで段差部１ａを形成し
たｐ−型のシリコン基板を示し、２は当該シリコン基板
１の段差部１ａを含む主面上に形成されてＴＦＴのゲー
ト電極となるｎ＋型の拡散層、３は当該ｎ＋型の拡散層
２上に形成されて同上ＴＦＴのゲート酸化膜となるＳｉ
Ｏ２膜であり、また、４ａ，および４ｂは当該ＳｉＯ２
膜３上に形成されて同上ＴＦＴのソース・ドレイン領域
となるｐ＋型の拡散層，および当該ＳｉＯ２膜３上での
前記段差部１ａの内側壁相当部に沿って形成された各チ
ャネル領域であり、さらに、５ａは当該各チャネル領域
となるポリシリコン膜４ｂの内側壁部に選択形成された
絶縁性サイドウォールである。
面上の所要部を選択的に掘り込んで段差部１ａを形成し
たｐ−型のシリコン基板を示し、２は当該シリコン基板
１の段差部１ａを含む主面上に形成されてＴＦＴのゲー
ト電極となるｎ＋型の拡散層、３は当該ｎ＋型の拡散層
２上に形成されて同上ＴＦＴのゲート酸化膜となるＳｉ
Ｏ２膜であり、また、４ａ，および４ｂは当該ＳｉＯ２
膜３上に形成されて同上ＴＦＴのソース・ドレイン領域
となるｐ＋型の拡散層，および当該ＳｉＯ２膜３上での
前記段差部１ａの内側壁相当部に沿って形成された各チ
ャネル領域であり、さらに、５ａは当該各チャネル領域
となるポリシリコン膜４ｂの内側壁部に選択形成された
絶縁性サイドウォールである。
【００１７】続いて、前記構成による第１の実施例装置
の製造について述べる。
の製造について述べる。
【００１８】図２（ａ） ないし（ｃ） に示す製造フ
ローにおいて、この第１の実施例装置では、まず、写真
製版法，およびエッチング技術によって、シリコン基板
１での主面上の所要部，つまり、この場合，ＴＦＴの形
成対応部を選択的に掘り込んで段差部１ａをエッチング
形成した後、イオン注入技術によって、当該段差部１ａ
を含む主面上の全面に、例えば、ヒ素（Ａｓ）などの
ｎ型不純物を高濃度に注入してＴＦＴのゲート電極とな
るｎ＋型の拡散層２を形成させる（同上，図２（ａ））
。
ローにおいて、この第１の実施例装置では、まず、写真
製版法，およびエッチング技術によって、シリコン基板
１での主面上の所要部，つまり、この場合，ＴＦＴの形
成対応部を選択的に掘り込んで段差部１ａをエッチング
形成した後、イオン注入技術によって、当該段差部１ａ
を含む主面上の全面に、例えば、ヒ素（Ａｓ）などの
ｎ型不純物を高濃度に注入してＴＦＴのゲート電極とな
るｎ＋型の拡散層２を形成させる（同上，図２（ａ））
。
【００１９】ついで、熱酸化法によって、前記ｎ＋型の
拡散層２上の全面に、ＴＦＴのゲート酸化膜となるＳｉ
Ｏ２膜３を形成し、かつＣＶＤ法によって、当該ＳｉＯ
２膜３上の全面に、後にＴＦＴのチャネル領域，および
ソース・ドレイン領域となるポリシリコン膜４を堆積さ
せた上で、同様に、ＣＶＤ法によって、当該ポリシリコ
ン膜４上の全面に、後に絶縁性サイドウォールとなるＳ
ｉＯ２膜５を積層形成させる（同上，図２（ｂ））。
拡散層２上の全面に、ＴＦＴのゲート酸化膜となるＳｉ
Ｏ２膜３を形成し、かつＣＶＤ法によって、当該ＳｉＯ
２膜３上の全面に、後にＴＦＴのチャネル領域，および
ソース・ドレイン領域となるポリシリコン膜４を堆積さ
せた上で、同様に、ＣＶＤ法によって、当該ポリシリコ
ン膜４上の全面に、後に絶縁性サイドウォールとなるＳ
ｉＯ２膜５を積層形成させる（同上，図２（ｂ））。
【００２０】さらに、異方性エッチング技術によって、
前記ＳｉＯ２膜５をエッチング成形することで、前記段
差部１ａの内側壁対応部に各絶縁性サイドウォール５ａ
がそれぞれに選択形成され、かつ当該各絶縁性サイドウ
ォール５ａに覆われた前記ポリシリコン膜４の該当部，
換言すると、前記段差部１ａの内側壁相当部に沿って各
チャネル領域４ｂが形成されるのであり、引き続き、イ
オン注入技術によって、当該各絶縁性サイドウォール５
ａをマスクに用い、前記ポリシリコン膜４上の全面に、
例えば、ボロン（Ｂ） などの ｐ型不純物を高濃度に
注入し（同上，図２（ｃ））てＴＦＴのソース・ドレイ
ン領域となるｐ＋型の拡散層４ａを選択的に形成させる
のであり、以上の各工程を経て、最終的に前記図１に示
す第１の実施例装置の構成が得られるもので、当該第１
の実施例装置では、２個のＴＦＴを直列に接続させた構
成になる。
前記ＳｉＯ２膜５をエッチング成形することで、前記段
差部１ａの内側壁対応部に各絶縁性サイドウォール５ａ
がそれぞれに選択形成され、かつ当該各絶縁性サイドウ
ォール５ａに覆われた前記ポリシリコン膜４の該当部，
換言すると、前記段差部１ａの内側壁相当部に沿って各
チャネル領域４ｂが形成されるのであり、引き続き、イ
オン注入技術によって、当該各絶縁性サイドウォール５
ａをマスクに用い、前記ポリシリコン膜４上の全面に、
例えば、ボロン（Ｂ） などの ｐ型不純物を高濃度に
注入し（同上，図２（ｃ））てＴＦＴのソース・ドレイ
ン領域となるｐ＋型の拡散層４ａを選択的に形成させる
のであり、以上の各工程を経て、最終的に前記図１に示
す第１の実施例装置の構成が得られるもので、当該第１
の実施例装置では、２個のＴＦＴを直列に接続させた構
成になる。
【００２１】次に、図３に示す第２の実施例装置の構成
について述べる。
について述べる。
【００２２】この図３の装置構成において、符号１は主
面上の所要部を選択的に掘り込んで段差部１ａを形成し
たｐ−型のシリコン基板、６は当該シリコン基板１上に
形成されて絶縁膜となるＳｉＯ２膜、７は当該ＳｉＯ２
膜６上に選択的に堆積されてＴＦＴのゲート電極となり
、かつ外側面に段差部７ａを形成したポリシリコン膜を
示し、３は当該ポリシリコン膜７の段差部７ａを含む表
面上に形成されて同上ＴＦＴのゲート酸化膜となるＳｉ
Ｏ２膜であり、また、４ａ，および４ｂは当該ＳｉＯ２
膜３上に形成されて同上ＴＦＴのソース・ドレイン領域
となるｐ＋型の拡散層，および当該ＳｉＯ２膜３上での
前記段差部１ａの内側壁相当部に沿って形成された各チ
ャネル領域であり、さらに、５ａは当該各チャネル領域
となるポリシリコン膜４ｂの内側壁部に選択形成された
絶縁性サイドウォールである。
面上の所要部を選択的に掘り込んで段差部１ａを形成し
たｐ−型のシリコン基板、６は当該シリコン基板１上に
形成されて絶縁膜となるＳｉＯ２膜、７は当該ＳｉＯ２
膜６上に選択的に堆積されてＴＦＴのゲート電極となり
、かつ外側面に段差部７ａを形成したポリシリコン膜を
示し、３は当該ポリシリコン膜７の段差部７ａを含む表
面上に形成されて同上ＴＦＴのゲート酸化膜となるＳｉ
Ｏ２膜であり、また、４ａ，および４ｂは当該ＳｉＯ２
膜３上に形成されて同上ＴＦＴのソース・ドレイン領域
となるｐ＋型の拡散層，および当該ＳｉＯ２膜３上での
前記段差部１ａの内側壁相当部に沿って形成された各チ
ャネル領域であり、さらに、５ａは当該各チャネル領域
となるポリシリコン膜４ｂの内側壁部に選択形成された
絶縁性サイドウォールである。
【００２３】続いて、前記構成による第２の実施例装置
の製造について述べる。
の製造について述べる。
【００２４】図４（ａ） ないし（ｃ） に示す製造フ
ローにおいて、この第２の実施例装置では、まず、熱酸
化法によって、シリコン基板１での主面上に、絶縁膜と
なるＳｉＯ２膜６を形成し、かつＣＶＤ法によって、当
該ＳｉＯ２膜３上の全面に、ポリシリコン膜７を堆積さ
せると共に、写真製版法，およびエッチング技術によっ
て、当該ポリシリコン膜７を選択成形させることで、そ
の所要部，つまり、この場合，ＴＦＴの形成対応部に、
ＴＦＴのゲート電極として独立させ、かつその外側面に
段差部７ａを形成させる（同上，図４（ａ））。
ローにおいて、この第２の実施例装置では、まず、熱酸
化法によって、シリコン基板１での主面上に、絶縁膜と
なるＳｉＯ２膜６を形成し、かつＣＶＤ法によって、当
該ＳｉＯ２膜３上の全面に、ポリシリコン膜７を堆積さ
せると共に、写真製版法，およびエッチング技術によっ
て、当該ポリシリコン膜７を選択成形させることで、そ
の所要部，つまり、この場合，ＴＦＴの形成対応部に、
ＴＦＴのゲート電極として独立させ、かつその外側面に
段差部７ａを形成させる（同上，図４（ａ））。
【００２５】ついで、熱酸化法によって、前記ＴＦＴの
ゲート電極となるポリシリコン膜７の外側面段差部７ａ
を含む全表面を熱酸化させて、ＴＦＴのゲート酸化膜と
なるＳｉＯ２膜３を形成し、かつＣＶＤ法によって、当
該ＳｉＯ２膜３と、同ＳｉＯ２膜３以外の表面に露出さ
れたまゝの前記ＳｉＯ２膜６との全表面上に、後にＴＦ
Ｔのチャネル領域，およびソース・ドレイン領域となる
ポリシリコン膜４を堆積させた上で、同様に、ＣＶＤ法
によって、当該ポリシリコン膜４上の全面に、後に絶縁
性サイドウォールとなるＳｉＯ２膜５を積層形成させる
（同上，図４（ｂ））。
ゲート電極となるポリシリコン膜７の外側面段差部７ａ
を含む全表面を熱酸化させて、ＴＦＴのゲート酸化膜と
なるＳｉＯ２膜３を形成し、かつＣＶＤ法によって、当
該ＳｉＯ２膜３と、同ＳｉＯ２膜３以外の表面に露出さ
れたまゝの前記ＳｉＯ２膜６との全表面上に、後にＴＦ
Ｔのチャネル領域，およびソース・ドレイン領域となる
ポリシリコン膜４を堆積させた上で、同様に、ＣＶＤ法
によって、当該ポリシリコン膜４上の全面に、後に絶縁
性サイドウォールとなるＳｉＯ２膜５を積層形成させる
（同上，図４（ｂ））。
【００２６】さらに、異方性エッチング技術によって、
前記ＳｉＯ２膜５をエッチング成形することで、前記ポ
リシリコン膜７での段差部７ａに対応するところの，ポ
リシリコン膜４の段差相当部に絶縁性サイドウォール５
ａが選択形成され、かつ当該絶縁性サイドウォール５ａ
に覆われた前記ポリシリコン膜７の該当部，換言すると
、段差部７ａの外側面相当部に沿った状態で、前記Ｓｉ
Ｏ２膜３を介してチャネル領域４ｂが形成されるのであ
り、引き続き、イオン注入技術によって、当該絶縁性サ
イドウォール５ａをマスクに用い、前記ポリシリコン膜
４上の全面に、例えば、ボロン（Ｂ） などの ｐ型不
純物を高濃度に注入し（同上，図４（ｃ））て、ＴＦＴ
のソース・ドレイン領域となるｐ＋型の拡散層４ａを選
択的に形成させるのであり、以上の各工程を経て、最終
的に前記図３に示す装置構成が得られるもので、当該第
２の実施例装置では、ＴＦＴが独立的に構成される。
前記ＳｉＯ２膜５をエッチング成形することで、前記ポ
リシリコン膜７での段差部７ａに対応するところの，ポ
リシリコン膜４の段差相当部に絶縁性サイドウォール５
ａが選択形成され、かつ当該絶縁性サイドウォール５ａ
に覆われた前記ポリシリコン膜７の該当部，換言すると
、段差部７ａの外側面相当部に沿った状態で、前記Ｓｉ
Ｏ２膜３を介してチャネル領域４ｂが形成されるのであ
り、引き続き、イオン注入技術によって、当該絶縁性サ
イドウォール５ａをマスクに用い、前記ポリシリコン膜
４上の全面に、例えば、ボロン（Ｂ） などの ｐ型不
純物を高濃度に注入し（同上，図４（ｃ））て、ＴＦＴ
のソース・ドレイン領域となるｐ＋型の拡散層４ａを選
択的に形成させるのであり、以上の各工程を経て、最終
的に前記図３に示す装置構成が得られるもので、当該第
２の実施例装置では、ＴＦＴが独立的に構成される。
【００２７】従って、前記第１，および第２の各実施例
装置の場合には、段差部の側壁部に沿って設けられるチ
ャネル領域での側壁部，つまり、当該チャネル領域の側
壁対応部に絶縁性サイドウォールを形成させ、かつこの
絶縁性サイドウォールをマスクに用いるセルフアライン
によって、所要のソース・ドレイン領域を容易に形成し
得るのである。
装置の場合には、段差部の側壁部に沿って設けられるチ
ャネル領域での側壁部，つまり、当該チャネル領域の側
壁対応部に絶縁性サイドウォールを形成させ、かつこの
絶縁性サイドウォールをマスクに用いるセルフアライン
によって、所要のソース・ドレイン領域を容易に形成し
得るのである。
【００２８】
【発明の効果】以上，それぞれの各実施例により詳述し
たように、この発明に係る半導体装置によれば、ＳＲＡ
Ｍのメモリセルに用いる薄膜トランジスタ構造において
、シリコン基板上に段差部を形成した後、当該段差部の
側壁部に沿ってチャネル領域を設け、また、このチャネ
ル領域の側壁対応部に酸化膜などの絶縁性サイドウォー
ルを形成させた状態で、各絶縁性サイドウォールをマス
クにしたイオン注入によって、所要の各ソース・ドレイ
ン領域をそれぞれに形成するようにしたから、結果的に
、従来装置の場合でのように、レジストパターンをマス
クにするソース・ドレイン領域の形成とは異なって、所
要のソース・ドレイン領域をセルフアラインで形成する
ことができるもので、これにより精度が高くて、しかも
電気的特性に優れた装置構成を容易に得られるという優
れた特長がある。
たように、この発明に係る半導体装置によれば、ＳＲＡ
Ｍのメモリセルに用いる薄膜トランジスタ構造において
、シリコン基板上に段差部を形成した後、当該段差部の
側壁部に沿ってチャネル領域を設け、また、このチャネ
ル領域の側壁対応部に酸化膜などの絶縁性サイドウォー
ルを形成させた状態で、各絶縁性サイドウォールをマス
クにしたイオン注入によって、所要の各ソース・ドレイ
ン領域をそれぞれに形成するようにしたから、結果的に
、従来装置の場合でのように、レジストパターンをマス
クにするソース・ドレイン領域の形成とは異なって、所
要のソース・ドレイン領域をセルフアラインで形成する
ことができるもので、これにより精度が高くて、しかも
電気的特性に優れた装置構成を容易に得られるという優
れた特長がある。
【図１】この発明の第１の実施例をＳＲＡＭのメモリセ
ルに用いる薄膜トランジスタ構造に適用した場合の概要
構成を示す断面模式図である。
ルに用いる薄膜トランジスタ構造に適用した場合の概要
構成を示す断面模式図である。
【図２】（ａ），（ｂ） および（ｃ） は同上第１の
実施例による装置構成の主要な製造工程を順次に示すそ
れぞれに断面模式図である。
実施例による装置構成の主要な製造工程を順次に示すそ
れぞれに断面模式図である。
【図３】この発明の第２の実施例をＳＲＡＭのメモリセ
ルに用いる薄膜トランジスタ構造に適用した場合の概要
構成を示す断面模式図である。
ルに用いる薄膜トランジスタ構造に適用した場合の概要
構成を示す断面模式図である。
【図４】（ａ），（ｂ） および（ｃ） は同上第２の
実施例による装置構成の主要な製造工程を順次に示すそ
れぞれに断面模式図である。
実施例による装置構成の主要な製造工程を順次に示すそ
れぞれに断面模式図である。
【図５】従来のＳＲＡＭのメモリセルに用いる薄膜トラ
ンジスタ構造の一例による概要構成を示す断面模式図で
ある。
ンジスタ構造の一例による概要構成を示す断面模式図で
ある。
【図６】従来のＳＲＡＭのメモリセルに用いる薄膜トラ
ンジスタ構造の他の例による概要構成を示す断面模式図
である。
ンジスタ構造の他の例による概要構成を示す断面模式図
である。
【図７】一般的なＰチャネルＴＦＴを用いたＳＲＡＭで
のメモリセルの等価回路図である。
のメモリセルの等価回路図である。
１ ｐ−型のシリコン基板
１ａ 段差部
２ ゲート電極となるｎ＋型の拡散層３ ゲート酸
化膜となるＳｉＯ２膜 ４ ポリシリコン膜 ４ａ ソース・ドレイン領域となるｐ＋型の拡散層４
ｂ チャネル領域となるポリシリコン膜５ ＳｉＯ
２膜 ５ａ 絶縁性サイドウォール ６ 絶縁膜となるＳｉＯ２膜 ７ ゲート電極となるポリシリコン膜７ａ 段差部
化膜となるＳｉＯ２膜 ４ ポリシリコン膜 ４ａ ソース・ドレイン領域となるｐ＋型の拡散層４
ｂ チャネル領域となるポリシリコン膜５ ＳｉＯ
２膜 ５ａ 絶縁性サイドウォール ６ 絶縁膜となるＳｉＯ２膜 ７ ゲート電極となるポリシリコン膜７ａ 段差部
Claims (1)
- 【請求項１】 ＳＲＡＭでのメモリセルに用いる薄膜
トランジスタ構造であって、シリコン基板上に段差部を
形成した上で、当該段差部の側壁部に沿ってチャネル領
域を設けると共に、当該チャネル領域の側壁対応部に酸
化膜などの絶縁性サイドウォールを形成させ、かつこの
絶縁性サイドウォールをマスクにしたイオン注入により
、所要のソース・ドレイン領域をセルフアラインで形成
したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3047910A JPH04297067A (ja) | 1991-03-13 | 1991-03-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3047910A JPH04297067A (ja) | 1991-03-13 | 1991-03-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04297067A true JPH04297067A (ja) | 1992-10-21 |
Family
ID=12788531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3047910A Pending JPH04297067A (ja) | 1991-03-13 | 1991-03-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04297067A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6222753B1 (en) | 1997-06-27 | 2001-04-24 | Siemens Aktiengesellschaft | SRAM cell arrangement and method for manufacturing same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02501251A (ja) * | 1987-09-14 | 1990-04-26 | モトローラ・インコーポレーテツド | 集積回路用トレンチセル |
| JPH04207039A (ja) * | 1990-11-30 | 1992-07-29 | Matsushita Electric Ind Co Ltd | 半導体薄膜トランジスタおよびその製造方法 |
-
1991
- 1991-03-13 JP JP3047910A patent/JPH04297067A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02501251A (ja) * | 1987-09-14 | 1990-04-26 | モトローラ・インコーポレーテツド | 集積回路用トレンチセル |
| JPH04207039A (ja) * | 1990-11-30 | 1992-07-29 | Matsushita Electric Ind Co Ltd | 半導体薄膜トランジスタおよびその製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6222753B1 (en) | 1997-06-27 | 2001-04-24 | Siemens Aktiengesellschaft | SRAM cell arrangement and method for manufacturing same |
| US6309930B1 (en) | 1997-06-27 | 2001-10-30 | Siemens Aktiengesellschaft | SRAM cell arrangement and method for manufacturing same |
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