JPH025014B2 - - Google Patents
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- JPH025014B2 JPH025014B2 JP60248656A JP24865685A JPH025014B2 JP H025014 B2 JPH025014 B2 JP H025014B2 JP 60248656 A JP60248656 A JP 60248656A JP 24865685 A JP24865685 A JP 24865685A JP H025014 B2 JPH025014 B2 JP H025014B2
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- JP
- Japan
- Prior art keywords
- plate
- plating
- opening
- plates
- holes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
- H10W70/68—Shapes or dispositions thereof
- H10W70/685—Shapes or dispositions thereof comprising multiple insulating layers
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
Description
【発明の詳細な説明】
（発明の技術分野）
本発明はPGAパツケージの製造方法に係り、
特にプリント基板型PGAパツケージの製造方法
の改良に関する。
特にプリント基板型PGAパツケージの製造方法
の改良に関する。
（技術の背景）
従来からのPGAパツケージ（ピングリツトア
レイパツケージ）はセラミツクを使用していたた
め、高価であり、低価格化が課題となつていた。
そこで、近年、ガラス繊維入り合成樹脂等の板体
を積層してなるプリント基板型PGAパツケージ
が開発され、多ピン化への対応と低価格化を同時
に実現し得るようになつてきた。
レイパツケージ）はセラミツクを使用していたた
め、高価であり、低価格化が課題となつていた。
そこで、近年、ガラス繊維入り合成樹脂等の板体
を積層してなるプリント基板型PGAパツケージ
が開発され、多ピン化への対応と低価格化を同時
に実現し得るようになつてきた。
まず、このようなプリント基板型PGAパツケ
ージの従来の製造方法を第２図Ａ，Ｂにより説明
する。
ージの従来の製造方法を第２図Ａ，Ｂにより説明
する。
第２図Ａは、プリント基板型PGAパツケージ
の基板１の構成を示す説明図であり、この基板１
の最下部には、上面に配線パターンが形成され所
要のめつきが施される半導体素子搭載用の銅箔３
が貼着され、下面には配線パターンが形成され所
要のめつきが施される銅箔４が貼着された絶縁材
料製の板体２が配設されている。この板体２上に
は、開口６が形成された絶縁材料製の板体５が積
層して貼着されるようになつており、この板体５
の上面には半導体素子実装用端子パターンが形成
され所要のめつきが施される銅箔７が貼着されて
いる。この板体５上には、板体５の開口６に合致
し、かつこの開口６より大きな開口９が形成され
た絶縁材料製の板体８が積層して貼着されるよう
になつている。さらに、この板体８上には、板体
８の開口９に合致し、かつこの開口９より大きな
開口１１が形成された絶縁材料製の板体１０が積
層して貼着されるようになつている。この板体１
０の上面には、配線パターンが形成され所要のめ
つきが施される銅箔１２が貼着されている。
の基板１の構成を示す説明図であり、この基板１
の最下部には、上面に配線パターンが形成され所
要のめつきが施される半導体素子搭載用の銅箔３
が貼着され、下面には配線パターンが形成され所
要のめつきが施される銅箔４が貼着された絶縁材
料製の板体２が配設されている。この板体２上に
は、開口６が形成された絶縁材料製の板体５が積
層して貼着されるようになつており、この板体５
の上面には半導体素子実装用端子パターンが形成
され所要のめつきが施される銅箔７が貼着されて
いる。この板体５上には、板体５の開口６に合致
し、かつこの開口６より大きな開口９が形成され
た絶縁材料製の板体８が積層して貼着されるよう
になつている。さらに、この板体８上には、板体
８の開口９に合致し、かつこの開口９より大きな
開口１１が形成された絶縁材料製の板体１０が積
層して貼着されるようになつている。この板体１
０の上面には、配線パターンが形成され所要のめ
つきが施される銅箔１２が貼着されている。
このような第２図Ａの各板体２，５，８，１０
により第２図Ｂに示す基板１を形成するには、ま
ず板体２，５間、板体５，８間ならびに板体８，
１０間にそれぞれ接着剤シート１３，１４，１５
を介して、銅箔３，７に所要の配線パターンが形
成され所要のめつき（図示しないが、一般にはニ
ツケルめつき下地の金めつき）が施された板体
２，５、板体８，１０を積層して貼着する。する
と、各開口６，９，１１により半導体素子収納穴
１６が形成される。ついで、第２図Ｂに示すよう
に、基板１に貫通孔１７，１７，…を形成し、各
貫通孔１７内に無電解銅めつき等のめつきを施
し、板体２の銅箔４および板体１０の銅箔１２に
所要の配線パターンを形成し、所要のめつきを施
す。さらにリードピン（図示せず）をこの貫通孔
１７に挿通してはんだ付け等により固定すること
によりプリント基板型PGAパツケージとなる。
により第２図Ｂに示す基板１を形成するには、ま
ず板体２，５間、板体５，８間ならびに板体８，
１０間にそれぞれ接着剤シート１３，１４，１５
を介して、銅箔３，７に所要の配線パターンが形
成され所要のめつき（図示しないが、一般にはニ
ツケルめつき下地の金めつき）が施された板体
２，５、板体８，１０を積層して貼着する。する
と、各開口６，９，１１により半導体素子収納穴
１６が形成される。ついで、第２図Ｂに示すよう
に、基板１に貫通孔１７，１７，…を形成し、各
貫通孔１７内に無電解銅めつき等のめつきを施
し、板体２の銅箔４および板体１０の銅箔１２に
所要の配線パターンを形成し、所要のめつきを施
す。さらにリードピン（図示せず）をこの貫通孔
１７に挿通してはんだ付け等により固定すること
によりプリント基板型PGAパツケージとなる。
（従来技術の問題点）
しかしながら、このような従来の方法では貫通
孔１７へ無電解銅めつき等を施すと、めつき金め
つきされた銅箔３や半導体素子実装用の金めつき
された端子パターンが形成された銅箔７はもとよ
り基板１の全体に析出し、端子パターンが全て短
絡してしまう等の問題点があつた。
孔１７へ無電解銅めつき等を施すと、めつき金め
つきされた銅箔３や半導体素子実装用の金めつき
された端子パターンが形成された銅箔７はもとよ
り基板１の全体に析出し、端子パターンが全て短
絡してしまう等の問題点があつた。
このため無電解銅めつきを基板１に施した後貫
通孔１７や貫通孔周囲の銅めつき必要部のみをエ
ツチングレジストで被覆し、不要部分の銅めつき
を選択的に剥離除去して金めつきが施された端子
パターンを露出させて独立のパターンにするか、
または貫通孔等の銅めつき必要部以外を予めマス
キング状態で被覆しておき、必要部のみに選択的
に無電解銅めつきを施す必要があつた。
通孔１７や貫通孔周囲の銅めつき必要部のみをエ
ツチングレジストで被覆し、不要部分の銅めつき
を選択的に剥離除去して金めつきが施された端子
パターンを露出させて独立のパターンにするか、
または貫通孔等の銅めつき必要部以外を予めマス
キング状態で被覆しておき、必要部のみに選択的
に無電解銅めつきを施す必要があつた。
従つてこのような方法では、エツチングレジス
トやマスキング材の塗布や剥離除去という工程が
必要で作業性が悪く、また端子パターンの金めつ
き面がエツチングレジストおよび銅めつきの剥離
液、またはマスキング材の剥離液に接触するため
表面状態が悪化し、ワイヤボンデイング特性が低
下する等の問題点があつた。また、マスキング材
を使用した場合は、マスキング材上に析出した銅
めつき皮膜が箔状となつてめつき液中に剥落して
浮遊するため、めつき液の寿命を著しく損なうと
いう問題点があつた。
トやマスキング材の塗布や剥離除去という工程が
必要で作業性が悪く、また端子パターンの金めつ
き面がエツチングレジストおよび銅めつきの剥離
液、またはマスキング材の剥離液に接触するため
表面状態が悪化し、ワイヤボンデイング特性が低
下する等の問題点があつた。また、マスキング材
を使用した場合は、マスキング材上に析出した銅
めつき皮膜が箔状となつてめつき液中に剥落して
浮遊するため、めつき液の寿命を著しく損なうと
いう問題点があつた。
（発明の目的）
本発明は、前述した従来の製造方法における問
題点を克服し、銅箔３や銅箔７に貫通孔をめつき
する際のめつきが被着しないようにしたプリント
基板型PGAパツケージの製造方法を提供するこ
とを目的としている。
題点を克服し、銅箔３や銅箔７に貫通孔をめつき
する際のめつきが被着しないようにしたプリント
基板型PGAパツケージの製造方法を提供するこ
とを目的としている。
（発明の構成）
本発明は、積層された複数枚の板体に半導体素
子収納穴、貫通孔ならびに配線パターンが形成さ
れ、貫通孔にはメツキが施されているプリント基
板型PGAパツケージの製造方法において、前記
積層された複数枚の板体は、両外側の板体には半
導体素子収納穴を形成するための開口が形成され
ておらず、両外側の板体の外面を除く配線パター
ンは、両外側の板体によつて密閉されるように積
層されており、該積層された複数枚の板体に貫通
孔を形成するとともに貫通孔にめつきを施し、そ
の後両外側の板体の少なくとも一方に半導体素子
収納穴を形成するための開口を形成するようにし
たことを特徴としている。
子収納穴、貫通孔ならびに配線パターンが形成さ
れ、貫通孔にはメツキが施されているプリント基
板型PGAパツケージの製造方法において、前記
積層された複数枚の板体は、両外側の板体には半
導体素子収納穴を形成するための開口が形成され
ておらず、両外側の板体の外面を除く配線パター
ンは、両外側の板体によつて密閉されるように積
層されており、該積層された複数枚の板体に貫通
孔を形成するとともに貫通孔にめつきを施し、そ
の後両外側の板体の少なくとも一方に半導体素子
収納穴を形成するための開口を形成するようにし
たことを特徴としている。
（発明の実施例）
以下、本発明を第１図Ａ〜Ｈに示す実施例によ
り説明する。なお、前述した従来のものと同一の
構成については、図面中に同一の符号を付し、そ
の説明は省略する。
り説明する。なお、前述した従来のものと同一の
構成については、図面中に同一の符号を付し、そ
の説明は省略する。
第１図Ｆに示すプリント基板型PGAパツケー
ジの基板１を形成するためには、第１図Ａに示す
ように、従来の方法において用いた３枚の板体
２，５，８のほか開口の形成されていない板体１
０Ａを用いる。そして、板体２の銅箔３ならびに
板体５の銅箔７をそれぞれエツチングして配線パ
ターンを形成する。その後、第１図Ｂに示すよう
に、これらの配線パターン上に下地にニツケルめ
つきを施した金の皮膜１８，１９をメツキにより
被着する。ついで、第１図Ｃに示すように、接着
剤シート１３，１４，１５により各板体２，５，
８、板体１０Ａを積層して接着する。なお、板体
８、板体１０Ａを接着するための接着剤シート１
５は、板体１０Ａに後で形成される開口１１Ａ
（第１図Ｆ）の部位を接着しないよう板体８の開
口９の外周との間に間隔が設けられている。
ジの基板１を形成するためには、第１図Ａに示す
ように、従来の方法において用いた３枚の板体
２，５，８のほか開口の形成されていない板体１
０Ａを用いる。そして、板体２の銅箔３ならびに
板体５の銅箔７をそれぞれエツチングして配線パ
ターンを形成する。その後、第１図Ｂに示すよう
に、これらの配線パターン上に下地にニツケルめ
つきを施した金の皮膜１８，１９をメツキにより
被着する。ついで、第１図Ｃに示すように、接着
剤シート１３，１４，１５により各板体２，５，
８、板体１０Ａを積層して接着する。なお、板体
８、板体１０Ａを接着するための接着剤シート１
５は、板体１０Ａに後で形成される開口１１Ａ
（第１図Ｆ）の部位を接着しないよう板体８の開
口９の外周との間に間隔が設けられている。
つぎに、第１図Ｄに示すように、板体２，５，
８、板体１０Ａにかけて貫通孔１７，１７、…を
形成し、各貫通孔１７に無電解銅めつき２０を施
し、各銅箔３，４，７，１２Ａに必要な電気的導
通を与える。さらに、第１図Ｅに示すように、板
体２の下面の銅箔４ならびに、板体１０Ａの上面
の銅箔１２Ａをエツチングして配線パターン２
１，２２を形成し、これらの配線パターン２１，
２２および貫通孔に下地にニツケルめつきを施し
た金の皮膜２３をめつきにより施してリードピン
を固定するための配線パターンを形成する。そし
て、最後に、第１図Ｆに示すように、板体１０Ａ
に開口１１Ａを穿設して、板体５，８の開口６，
９とともに半導体素子収納穴１６を形成する。
８、板体１０Ａにかけて貫通孔１７，１７、…を
形成し、各貫通孔１７に無電解銅めつき２０を施
し、各銅箔３，４，７，１２Ａに必要な電気的導
通を与える。さらに、第１図Ｅに示すように、板
体２の下面の銅箔４ならびに、板体１０Ａの上面
の銅箔１２Ａをエツチングして配線パターン２
１，２２を形成し、これらの配線パターン２１，
２２および貫通孔に下地にニツケルめつきを施し
た金の皮膜２３をめつきにより施してリードピン
を固定するための配線パターンを形成する。そし
て、最後に、第１図Ｆに示すように、板体１０Ａ
に開口１１Ａを穿設して、板体５，８の開口６，
９とともに半導体素子収納穴１６を形成する。
この際板体１０Ａの開口１１Ａと接する部分の
板体８の上面には開口１１Ａを形成する際のカツ
ター等により若干の凹部が形成されるためこの面
に配線パターンを設けることは極めて困難であ
る。この凹部は半導体素子搭載後に蓋体で気密封
止する際の接着剤流入凹部となり、不具合が生じ
る個所への接着剤の流出を防止して、蓋体の接着
剤強度を高めることができる。
板体８の上面には開口１１Ａを形成する際のカツ
ター等により若干の凹部が形成されるためこの面
に配線パターンを設けることは極めて困難であ
る。この凹部は半導体素子搭載後に蓋体で気密封
止する際の接着剤流入凹部となり、不具合が生じ
る個所への接着剤の流出を防止して、蓋体の接着
剤強度を高めることができる。
なお、第１図Ｇに示すように板体１０Ａの開口
１１Ａの形成部全周に積層前に予め凹溝２４を形
成しておくことにより、板体８に何ら影響を与え
ることなく開口１１Ａを形成できるため、板体８
にも配線パターンを形成することができ、一層の
多ピン化、高密度化が可能となる。この凹溝２４
は開口形成部へ接着剤が流出し、基板型１０Ａの
開口形成部が板体８と接着することを防止でき
る。また、板体８に配線パターンを形成する必要
がない場合は、板体８を取り去つて板体５と板体
１０Ａを直接積層しても配線パターンを損なうこ
となく開口を形成することもできるのでより小型
化が可能となる。
１１Ａの形成部全周に積層前に予め凹溝２４を形
成しておくことにより、板体８に何ら影響を与え
ることなく開口１１Ａを形成できるため、板体８
にも配線パターンを形成することができ、一層の
多ピン化、高密度化が可能となる。この凹溝２４
は開口形成部へ接着剤が流出し、基板型１０Ａの
開口形成部が板体８と接着することを防止でき
る。また、板体８に配線パターンを形成する必要
がない場合は、板体８を取り去つて板体５と板体
１０Ａを直接積層しても配線パターンを損なうこ
となく開口を形成することもできるのでより小型
化が可能となる。
また第１図Ｈに示すようにパツケージの熱放散
性を一層高めるために半導体素子を銅板等の放熱
板２Ａ上に搭載する場合には、板体８Ａの開口６
Ａの形成は、貫通孔１７にめつきを施し、板体１
０Ａに開口１１Ａを形成した後に行い、最後に放
熱板２Ａを板体５Ａに貼着し半導体素子収納穴を
形成することにより、貫通孔１７に無電解銅めつ
きを施す際に配線パターン７Ａにこのめつきが被
着することを阻止することができる。
性を一層高めるために半導体素子を銅板等の放熱
板２Ａ上に搭載する場合には、板体８Ａの開口６
Ａの形成は、貫通孔１７にめつきを施し、板体１
０Ａに開口１１Ａを形成した後に行い、最後に放
熱板２Ａを板体５Ａに貼着し半導体素子収納穴を
形成することにより、貫通孔１７に無電解銅めつ
きを施す際に配線パターン７Ａにこのめつきが被
着することを阻止することができる。
さらにこの場合には板体１０Ａに第１図Ｇに示
す凹溝２４を形成することにより板体８を取り去
ることが可能となり、板体１０Ａ，５Ａの半導体
素子収納穴を形成するための開口は、貫通孔１７
にめつきを施して後に形成し、その後放熱板２Ａ
を貼着することもできる。
す凹溝２４を形成することにより板体８を取り去
ることが可能となり、板体１０Ａ，５Ａの半導体
素子収納穴を形成するための開口は、貫通孔１７
にめつきを施して後に形成し、その後放熱板２Ａ
を貼着することもできる。
以上述べたように本実施例によれば、半導体素
子収納穴１６の端に位置する板体１０Ａの開口１
１Ａを最後に形成するので、貫通孔１７にめつき
を施す際にめつきが板体２，５の銅箔３，７の配
線パターンに被着するという事態を確実に阻止す
ることができる。
子収納穴１６の端に位置する板体１０Ａの開口１
１Ａを最後に形成するので、貫通孔１７にめつき
を施す際にめつきが板体２，５の銅箔３，７の配
線パターンに被着するという事態を確実に阻止す
ることができる。
なお、銅箔３，７には、配線パターン形成後に
所要のめつきを施さずに積層し、貫通孔１７に無
電解銅めつき等を施した後に開口１１Ａを形成
し、金等のめつき皮膜２３を施す際に同時に銅箔
３，７にも金等のめつき皮膜１８，１９を形成す
ることによつても、銅箔３，７に不要な無電解銅
めつき等が被膜することを阻止することができ
る。
所要のめつきを施さずに積層し、貫通孔１７に無
電解銅めつき等を施した後に開口１１Ａを形成
し、金等のめつき皮膜２３を施す際に同時に銅箔
３，７にも金等のめつき皮膜１８，１９を形成す
ることによつても、銅箔３，７に不要な無電解銅
めつき等が被膜することを阻止することができ
る。
（発明の効果）
以上説明したように、本発明によれば、基板の
貫通孔に無電解めつき等を施す際に半導体素子収
納穴内の配線パターンにこのめつきが被着するこ
とを完全に阻止できるため、量産性に優れる等の
効果を奏する。
貫通孔に無電解めつき等を施す際に半導体素子収
納穴内の配線パターンにこのめつきが被着するこ
とを完全に阻止できるため、量産性に優れる等の
効果を奏する。
第１図Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈは本発
明に係るプリント基板型PGAパツケージの製造
方法の実施例をしめす説明図、第２図Ａ，Ｂは従
来の方法を示す説明図である。 １……基板、２，５，８，１０，１０Ａ……板
体、６，９，１１，１１Ａ……開口、１６……半
導体阻止収納穴、１７……貫通孔、２４……凹
溝。
明に係るプリント基板型PGAパツケージの製造
方法の実施例をしめす説明図、第２図Ａ，Ｂは従
来の方法を示す説明図である。 １……基板、２，５，８，１０，１０Ａ……板
体、６，９，１１，１１Ａ……開口、１６……半
導体阻止収納穴、１７……貫通孔、２４……凹
溝。
Claims (1)
- １ 積層された複数枚の板体に半導体素子収納
穴、貫通孔ならびに配線パターンが形成され、貫
通孔にはメツキが施されているプリント基盤型
PGAパツケージの製造方法において、前記積層
された複数枚の板体は、両外側の板体には半導体
素子収納穴を形成するための開口が形成されてお
らず、両外側の板体の外面を除く配線パターン
は、両外側の板体によつて密閉されるように積層
されており、該積層された複数枚の板体に貫通孔
を形成するとともに貫通孔にめつきを施し、その
後両外側の板体の少なくとも一方に半導体素子収
納穴を形成するための開口を形成するようにした
ことを特徴とするプリント基板型PGAパツケー
ジの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60248656A JPS62216250A (ja) | 1985-11-06 | 1985-11-06 | プリント基板型ｐｇａパツケ−ジの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60248656A JPS62216250A (ja) | 1985-11-06 | 1985-11-06 | プリント基板型ｐｇａパツケ−ジの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62216250A JPS62216250A (ja) | 1987-09-22 |
| JPH025014B2 true JPH025014B2 (ja) | 1990-01-31 |
Family
ID=17181373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60248656A Granted JPS62216250A (ja) | 1985-11-06 | 1985-11-06 | プリント基板型ｐｇａパツケ−ジの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62216250A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63255996A (ja) * | 1987-04-14 | 1988-10-24 | シチズン時計株式会社 | 半導体チツプ実装用多層基板 |
| JP2520429B2 (ja) * | 1987-10-27 | 1996-07-31 | 松下電工株式会社 | 電子部品実装用プリント配線板 |
| US5804422A (en) * | 1995-09-20 | 1998-09-08 | Shinko Electric Industries Co., Ltd. | Process for producing a semiconductor package |
| JPH09232465A (ja) * | 1996-02-27 | 1997-09-05 | Fuji Kiko Denshi Kk | 半導体実装用プリント配線板 |
| US6011694A (en) * | 1996-08-01 | 2000-01-04 | Fuji Machinery Mfg. & Electronics Co., Ltd. | Ball grid array semiconductor package with solder ball openings in an insulative base |
| JPH10223800A (ja) * | 1997-02-12 | 1998-08-21 | Shinko Electric Ind Co Ltd | 半導体パッケージの製造方法 |
| CN103227164A (zh) * | 2013-03-21 | 2013-07-31 | 日月光半导体制造股份有限公司 | 半导体封装构造及其制造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS568855A (en) * | 1979-07-04 | 1981-01-29 | Mitsubishi Electric Corp | Container for semiconductor |
| JPS5892248A (ja) * | 1981-11-28 | 1983-06-01 | Mitsubishi Electric Corp | 大規模実装化半導体装置 |
| US4630172A (en) * | 1983-03-09 | 1986-12-16 | Printed Circuits International | Semiconductor chip carrier package with a heat sink |
-
1985
- 1985-11-06 JP JP60248656A patent/JPS62216250A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62216250A (ja) | 1987-09-22 |
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