JPH0250414A

JPH0250414A - 半導体素子の製造方法

Info

Publication number: JPH0250414A
Application number: JP63199923A
Authority: JP
Inventors: Takao Kato; 貴雄加藤
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1988-08-12
Filing date: 1988-08-12
Publication date: 1990-02-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、半導体素子の製造方法に係り、特に半導体素
子の製造方法におけるホトリソのオートアライメントに
関するものである。

［従来の技術］一般に、トランジスタ、ＩＣ等の半導体装置には、ウェ
ハと称するシリコンの単結晶体をスクライビリング、ク
ラツシング等の加工により、上記ウェハを分割して得ら
れるチップと称する半導体基板が使用される。

リソグラフィ技術工程における露光技術は、シリコンウ
ェハー上にホトレジスト膜を塗布し、集積回路を構成す
る１層分のパターンを描画（露光）現像することにより
、シリコンウェハー上にレジストパターンを形成するも
のである。

この露光技術の本質は、要求される寸法、精度をいかに
ウェハー上に形成し、いかに制御するかにある。

リソグラフィ技術は、通常、前処理（洗浄）。

塗布、ベーク、加工、除去の順で進む。

そのうち、従来のホトリソのオートアライメントについ
て述べる。

第２図は、従来のオートアライメントマークの説明図で
ある。

第２図において、６１はシェブロン型パターンで、幅Ｗ
ｏが５〜２０ＩＪＩ＋であり、θは９０°の角度をもっ
て形成され、４５°傾けて使用する。

６２．６３は夫々６１の各月に平行で、５０〜１５０Ｉ
ＪＩＩＩＭれた位置に形成したパターンであり、オート
アライメントに用いるとき、シェブロン型パターン６１
とパターン６２．パターン６３は、１組として同一工程
で、ウェハ表面に２組以上形成することにより、アライ
メントに供される。

次に、第３図及び第４図ａ、ｂ、ｃを用いて、オートア
ライメントマークにおけるパターン認識について説明す
る。

第３図は、通常の段差の表面反射の説明図である。

第３図において、１０は通常の段差を有するウェハーで
あり、１１はウェハーの表面に塗布したホトレジストで
ある。１２は落下照明光であり、１３はウェハー１０の
表面にある段差により散乱光である。

第３図のように、ウェハー１０の表面にある段差は、散
乱光１３のみを取出すと、明瞭なパターンが浮き出す。

この方法は一般に暗視野と言われ、オートアライメント
において多く用いられる。

第４図ａ、ｂ、ｃは、通常の段差の散乱光の信号の説明
図である。これは段差の散乱光をレンズでホトダイオー
ドアレイに結像させた時の光強度信号を示したものであ
る。

第４図ａは、ホトダイオードアレイへ焦点が合って、結
像が正常の場合の信号で、２ケの段差から各々パルス状
の信号８１．８２が得られている。

第４図すは、ホトダイオードアレイへ焦点がズして、結
像が不良の場合の信号で、２ケの段差がらの各々の信号
は相互に干渉し、１ケのブロードな信号となってしまい
、アライメントマークとして再現性良く認識出来ない。

そこで、一般にオートアライメント装置では、１ケの段
差から１ケのパルス状の信号が得られるように散乱光を
焦光するレンズを調整し、２ケの段差から２ケの信号が
取れるようになっている。

第４図Ｃは、実際のウェハーにおけるオートアライメン
トマーク部の信号説明図である。

第４図Ｃに示す如く、暗視野での散乱光でアライメント
マークを認識しているため、オートアライメントマーク
近傍に、“ゴミ”凸起″があると、散乱光は通常の段差
と同様に発生し、アライメントマークの信号８１．８２
と前記“ゴミ”“凸起゛の信号８３．８４　（以後ノイ
ズと呼称す）のいわゆるノイズが実際のオートアライメ
ント使用時には混在する。

そこで、信号のＳ／Ｎ比を改善するため、一般にオート
アライメント装置では、シェブロン型パターン６１とパ
ターン６２．６３を予め同じ幅で設計し、アライメント
マークの信号８１．８２の信号間隔Ｔ１のみ選別する処
理回路が設けられており、ノイズ８３とアライメントマ
ークの信号８１が形成する信号間隔Ｔ２やアライメント
マークの信号８１とノイズ８４が形成する信号間隔Ｔ３
の関係は、Ｔ３くＴ２くＴｌであり、信号ノイズは選別
され、第４図ａに示す如く、アライメントマークの近傍
に“ゴミ”凸起”が存在しても、アライメントマークの
信号のみ検出出来るようになっている。

以上のように、オートアライメントのパターン認識は、
決められた寸法の幅のパターンより形成した２ケの段差
から得られる一定の信号間隔を持つことを利用している
。

次に、第５図及び第６図ａ、ｂに基づいて、オートアラ
イメントの動作について説明する。

第５図は、通常の段差のオートアライメントパターンの
説明図であり、ウェハー側アライメントマークは、第２
図と同様であり、シェブロン型パターン６１とそれと平
行なパターン６２と６３から構成されている。

また、マスク側のアライメントマークの９１は、シェブ
ロン型パターン６１とパターン６２の間に入るように構
成され、又パターン６２と９０°の角度の位置にあるパ
ターン６３とシェブロン型パターン６１の間にも、同様
にマスク側のアライメントマークの９２が入るように構
成されている。

これらマスク側のアライメントマーク９１及び９２は、
２本の細いスリット（２〜３ｕｍ）状のパターンで２本
のスリット間隔Ｗ　　、Ｗ２はウェーハ側アライメント
マークの幅Ｗｏと同一となっている。

このシェブロン型パターン６１とパターン６２に直角に
散乱光を検出するホトダイオードアレーを位置させ、ア
ライメントマーク９１の透過光をホトダイオードアレイ
に検出させると第６図ａの如く信号が得られる。

信号６２ａ−１６２ｂはシェブロン型パターン６２の信
号であり、９１ａ、９１ｂはマスク側アライメントマー
ク９１の信号であり、信号６１ａ。

６１ｂはシェブロン型パターン６１の信号である。

オートアライメント装置は、信号９１ａ、９１ｂをマス
ク側のアライメントマーク９１の信号であることを認識
し、又信号６２ｂと信号９１ａの信号間隔Ｔ４と信号９
１ｂと信号６１ａの信号間隔Ｔ５からマスク側のアライ
メントマーク９１の位置を算出する。

第６図すは、マスク側のアライメントマーク９１の位置
を移動し、パターン６２とマスク側のアライメントマー
ク９１の信号間隔Ｔ６とシェブロン型パターン６１とマ
スク側アライメントマーク９１の信号間隔Ｔ７が同一と
なった時の光信号であり、ウェハーアライメントマーク
とマスク側のアライメントマークが合ったことを示すも
のである。

そして、シェブロン型パターン６１とパターン６３及び
マスク側アライメントマーク９２も同様に位置を移動す
ることで、ＸＹ座標上１点しかないウェハーとマスクの
アライメント位置が検出される。

又、第７図のオートアライメントの位置図に示すように
、ウェハー上に２点オートアライメントマークを準備し
、ウェハーパターンとマスクパターンを完全に一致させ
ることが出来る。

［発明が解決しようとする課題］しかしながら、このオートアライメントマークをエピタ
キシャル成長前のシリコン基板に形成された被合わせマ
ーク（ウェハアライメントマーク）にマスク側のアライ
メントマークを合わせようとする場合、エピタキシャル
成長時に生ずるパターンたれという問題のため、オート
アライメントが使用出来なくなるという問題があった。

この問題点について、以下第８図（ａ）〜（ｆ）及び第
９図を用いて説明する。

一般に、バイポーラ集積回路は、Ｐ型基板を用いＮ型エ
ピタキシャル層を成長させ、このＮ型エピタキシャル層
をＰ型拡散により素子分離を行ったのちに、バイポーラ
素子を各分離領域内に形成することにより製造されるが
、この理由及び製法については、広く周知のことなので
、ここでは説明を省略し、まずエピタキシャル成長時に
生ずるパターン段差だれについて、第８図（ａ）〜（ｆ
）を用いて説明する。

第８図（ａ）〜（ｆ）は、一般的なバイポーラ集積回路
の製造工程の説明図であり、これら製造工程を、図に従
って順に説明する。

（ａ）第８図（ａ）に示す工程は、Ｐ型シリコン基板（
１００）　１に、酸化膜２を１０４０℃、ウェット０゜
雰囲気、３時間の処理で成長させ、周知のホトリソグラ
フィ技術を用い、酸化膜２をエツチング除去し、任意の
Ｎ型拡散層を形成する部分に窓あけ１５を形成したもの
である。

この時形成される酸化膜段差１８．１９は、エツチング
により除去されるため、夫々線対象であることは云うま
でもない。

（ｂ）第８図（ｂ）に示す工程は、Ｐ型シリコン基板（
１００）　１に、Ｎ型不純物拡散を行うための拡散ソー
スとなるｓｂシリカフィルム（東京応化製５ｂ−２０２
２０）　３をスピンコード法で厚み２０００〜３０００
人コーティングする。

（ｃ）第８図（ｃ）に示す如く、この基板１を１２５０
℃の不活性ガス雰囲気（Ｎ２）中で、４時間の熱処理を
行うと、拡散深さ５１ｍ、層抵抗２０Ω／口のＮ型埋込
み層４が形成出来る。

この熱処理時に少量の０２を添加するか、あるいは不活
性ガス雰囲気の処理後に０２雰囲気で酸化処理を行い、
Ｎ十埋込み層４上に酸化膜１７を２０００人程度成長さ
せ、Ｐ型シリコン基板に段差５．６を形成する。この時
酸化膜段差１６は、６０００〜７０００人程度の段差と
な成長いる。

この段差５．６は、拡散領域１５と酸化膜２で覆われて
いる領域との酸化速度の差で生ずる訳であるが、この理
由については周知の事実であるので、ここでは説明を省
略する。

又酸化は、酸素のシリコン基板への等方拡散で行われる
ため、酸化膜とシリコン基板との境界に出来たシリコン
段差５，６は、夫々線対称の傾きをもつことは言うまで
もない。

又、この傾きは温度、０２ガスなどの拡散条件にもよる
が、３°〜１０°程度であることが知られている。

（ｄ）ついで、第８図（ｄ）に示す如く、この基板は、
エピタキシャル成長に供されるため、基板表面上の酸化
膜２は全てＨＦ系の液でエツチング除去される。この時
前述のシリコン段差５，６はそのままの形状で残される
ことは言うまでもない。

（ｅ）ついで、第８図（ｅ）に示す如く、この基板に、
エピタキシャル成長を行い、比抵抗２Ω、印。

厚みＩＣ１ｕａのエピタキシャル層７を得る。

ところで、シリコン基板１は一般に（１００）あるいは
（１１１）と称される結晶面を表面にもつ基板をバイポ
ーラ集積回路に用いるのが一般的であるが、この基板は
一般に（１００）あるいは（Ｉｌｌ）面より数度傾けて
用いるのが一般的である。

この理由の１つは、熱酸化により酸化膜真下のシリコン
単結晶体の結晶主表面に発生する面状欠陥の分布密度数
を軽減するためであり、この欠陥の発生機構１谷ついて
は未だ充分には解明されていないが、この技術内容につ
いては、特公昭５〇−１８２号公報に述べられている。

又理由の２つは、エピタキシャル成長後のダレ・ズレを
小さくする為であり、この技術内容にづいては、丸善■
、昭和８１年６月２５日発行の“シリコン結晶とドーピ
ングの第８７頁に述べられている。

この様な理由で、（１００）基板から数度傾けた基板を
用いている為前記（ｅ）工程において、形の上では線対
称となっている段差５，６は、結晶学上は全く異なる結
晶面が表はれていることになる。

この様な異なる結晶面を持つくぼみ上に、エピタキシャ
ル層７を成長させると、シリコン段差５゜６はそれぞれ
エピタキシャル表面に８．９に示すように転写され、例
えばシリコン段差５に対してエピタキシャル表面の段差
はなだらかな８の形状に、又シリコン段差６に対しては
、はぼ角度も同一のエピタキシャル表面の段差が９とい
う具合に、エピタキシャル層７が形成される。

この様に、結晶面より段差形状が変化する原因について
は、未だ解明されていない部分も多いが、５ｏｌｉｄ　
５ｔａｔｅ　ｔｅｃｈｎｏｌｏｇｙ／日本版／　Ｊａ’
ｎ、１９ｇ２゜Ｐ２Ｏ−８７，Ｓ、Ｐ、Ｗｅｅｋｓ著な
どによると、段差形状の転写は、エピタキシャル成長時
の条件、ガス、クロルの量、温度などによるものの段差
部のファセット成長により、これは即ち、シリコン結晶
面の面方位による成長速度の違いによるものであると考
えられている。

（１’）第８図（ｆ’）に示す工程においては、前記の
様にエピタキシャル成長された基板に、次の分離拡散の
マスク酸化膜となる酸化膜１０を成長させ、分離領域を
得るためのホトリソ工程を行うべく、ホトレジスト膜１
１をスピンコードし、分離領域用ホトマスクのアライメ
ントマークと、シリコン基板上の埋め込み拡散時に形成
された段差による被アライメントマーク（ウェハアライ
メントマーク）を、オートアライメントにより位置出し
を行なう。この場合、以下に説明する問題点が発生する
。これを第９図を用いて述べる。

第９図は工、ビタキシャル後の段差の表面反射説明図で
ある。

第９図において、１０，１１．１２は第３図と同様に、
夫々ウェハー　ウェハー表面に塗布したホトレジスト、
落下照明光である。８はエピタキシャルによって、緩い
スロープ状となった段差であり、９はエピタキシャルを
行ったが殆ど変化しなかった段差である。１３は段差９
により発生した散乱光であり、通常の段差の場合と大差
は無い。

１４は段差８により発生した散乱光で、散乱光１３と比
較し、平面に対し垂直成分が多く、散乱光のみを集光す
ると光強度が極めて弱い。

第１０図はエピタキシャル後の段差の散乱光の信号説明
図である。

第１０図において、段差９の散乱光１３の光強度信号１
１３は、パルス状の信号で得られるが、段差８の散乱光
１４の光強度信号１１４は、波高が低くブロードな波形
状である。

第１１図はエピタキシャル後の段差のオートアライメン
ト光信号の説明図である。

第１１図において、段差１１５と１１６はパターン６２
の信号であるが、信号１１５と信号１１６の波高が過度
に異なる点等により、オートアライメント装置は認識で
きず、ノイズと分別が不可となり、誤動作が多発し、全
くオートアライメントが使用できないという問題があっ
た。

そこでエピタキシャル直後のホトリソのみアライメント
を手動で行わなければならないので、これが全自動化へ
の障害となっていた。

この発明は、以上述べた問題点を解消するためになされ
たものである。

即ち、エピタキシャル成長前のシリコン基板に形成され
た被合わせマーク（ウェハアライメントマーク）に、マ
スク側のアライメントマークに合わせる（位置合わせを
する）際に、段差によって形成されるアライメントマー
クが、段差の角度が緩やかであるため、エピタキシャル
成長後にパターンたれという現象により、さらに緩やか
となり、エピタキシャル成長後の第２のアライメントマ
ークの位置合せか、自動で出来なくなるという問題点を
除去し１、自動合せが出来る半導体素子の製造方法を提
供することを目的とするものである。

［課題を解決するための手段］本発明は、半導体装置の製造方法において、シリコン基
板に埋め込み層を形成し、次いで埋め込み層で形成され
たアライメントマークを含む領域（アライメントマーク
領域）以外の酸化膜を除去し、エピタキシャル成長を行
い、次いでアライメントマーク領域上の膜を除去するよ
うにしたものである。即ちこの発明は、半導体基板上に、段差による第１のアライメントマーク
を形成し、前記半導体基板表面にエピタキシャル層を形
成し、前記エピタキシャル層表面に転写された第１のア
ライメントマークの段差を、被アライメントマークとし
て用いて、第２のアライメント作業を行う半導体素子の
製造方法において、（ａ）前記半導体基板上に酸化膜を形成し、（ｂ）前記
被アライメントマークとなる場所の酸化膜を除去し窓あ
け領域を形成する工程と、（Ｃ）前記窓あけ領域上に酸
化膜を形成すると同時に前記窓あけ領域端部に段差を形
成し、被アライメントマークを形成する工程と、（ｄ）次いで被アライメントマークを含む一連の領域外
の酸化膜を除去する工程と、（ｅ）次いでエピタキシャル層を形成し、（「）前記被
アライメントマークを露出させる以上（ａ）〜（ｅ）工
程からなることを特徴とする半導体素子の製造方法であ
る。

［作用］本発明によれば、以上のように半導体素子の製造方法を
構成したので、半導体基板上の埋め込み拡散時に形成さ
れた段差によるアライメントマーク上に、酸化膜を残し
たままエピタキシャル成長を行い、その後、アライメン
トマーク上の多結晶シリコンと酸化膜を除去しているた
め、エピタキシャル成長後でも、埋め込み拡散時に形成
された段差をそのまま保持しており、段差が緩いスロー
プ状になる。

このため、段差が緩いスロープ状になるために発生して
い・たオートアライメント時の散乱光の減少による光強
度の低下がなく、オートアライメントが出来ないといっ
た前述のような問題点が解消された。

従って、オートアライメントが可能となり、アライメン
ト作業を手動で行う場合に比して大幅な時間短縮、並び
にアライメント精度の向上が期待出来る等の効果を奏す
るものである。

次に本発明の実施例について述べる。

［実施例］本発明の実施例を第１図（ａ）〜（ｒ）を用いて、説明
する。

第１図（ａ）〜（ｅ）は、本発明によるバイポーラ集積
回路の製造工程説明図である。

なお第１図（ａ）〜（ｅ）は、第２図に示すオートアラ
イメントマークにおけるＡ−Ａ断面を示している。ここ
では、アライメントマークの位置を８１、Ｂ２で示す。

第１図（ａ）　〜（ｆ’）において、２０１はＰ型シリ
コン基板、２０２は酸化膜、２０３はＮ型埋込層。

２０４及び２０５はＰ型シリコン基板２０１の段差、２
０６はエピタキシャル層、２０７は多結晶シリコン層、
２０８．２１０はホトレジスト。

２０９は酸化膜、２１１及び２１２は多結晶シリコン段
差である。

（ａ）まず第１図（ａ）に示すように、この工程は従来
技術である第８図（ｃ）の状態と同じである。

Ｐ型シリコン基板２０１を１０４０℃、ウェット０２雰
囲気で３時間の処理で酸化を行い、基板上に酸化膜２０
２を１ｕｍ程度成長させた後、Ｐ型シリコン基板２０１
を１２５０℃の不活性ガス雰囲気（Ｎ２）中で、４時間
の熱処理を行い、拡散深さ５−１層抵抗２０Ω／口のＮ
型埋込み層２０３を形成する。

この熱処理時に少量の０２を添加するか、あるいは不活
性ガス雰囲気の処理後に０゜雰囲気で酸化処理を行うこ
とにより、Ｐ型シリコン基板２０１に、酸化膜２０２と
シリコン基板２０１との境界に、夫々線対称の傾きをも
つ段差２０４，２０５を形成する。

（ｂ）次に、第１図（ｂ）に示すように、アライメント
マークＢ　及びＢ２を含む領域の酸化膜２０２が残され
るように、周知のオートアライメントによるホトリソ技
術を用い、残余の酸化膜２０２を除去し、窓あけを行う
。

（ｃ）次いで、第１図（Ｃ）に示すように、Ｐ型シリコ
ン基板２０１にエピタキシャル成長を行い、比抵抗２Ω
−ロ、厚み１０−のエピタキシャル層２０６を形成する
。

この時、酸化膜２０２上には、多結晶シリコン層２０７
が形成される。

この多結晶シリコン層２０７は、酸化膜２０２上に方向
性を持たずに均一に形成されるため、酸化膜段差１６を
忠実に転写し、それぞれ線対象の傾きを持つ多結晶シリ
コン段差２１１，２１２を形成する。

この後、多結晶シリコン段差２１１，２１２をアライメ
ントマークとして用い、周知のオートアライメントによ
るフォトリソ技術により、多結晶シリコン層２０７が露
出するようにレジスト２０８を形成する。

（ｄ）次いで第１図（ｄ）に示すように、フッ硝酸によ
り、多結晶シリコン層２０７をエツチング除去し、次い
でフッ酸により酸化膜２０２を除去する。

（ｅ）このようにエピタキシャル成長された基板に、第
１図（ｅ）に示すように、次の分離拡散のマスク酸化膜
となる酸化膜２０９を成長させ、分離領域のホトリソ工
程を行うべくホトレジスト２１０をスピンコードし、分
離領域用ホトマスクのアライメントマークとシリコン基
板上の埋め込み拡散時に、形成された段差２０４及び２
０５によるアライメントマーク（ウェハアライメントマ
ーク）をオートアライメントにより位置出しを行う。

以上第１図（ａ）〜（ｅ）に基づいて、本発明の詳細な
説明した。

尚、本発明は、第１図（ｂ）〜（ｄ）に至る工程におい
て、周知の選択エピタキシャル法を用いることにより、
第１図（Ｃ）に示した多結晶シリコン層２０７を形成せ
ずに、エピタキシャル層２０６だけを形成する場合も適
用されるものである。

その場合は、多結晶シリコン層２０７を除去するために
形成したホトレジスト２０８が不要となリ、さらに多結
晶シリコン層２０７を除去する工程も必要がなくなる利
点がある。

［発明の効果］以上詳細に説明したように、本発゛明の半導体素子の製
造方法によれば、半導体基板上の埋め込み拡散時に形成
された段差によるアライメントマーク上に、酸化膜を残
したままエピタキシャル成長を行い、その後、アライメ
ントマーク上の多結晶シリコンと酸化膜を除去している
ため、エピタキシャル成長後でも、埋め込み拡散時に形
成された段差をそのまま保持しており、段差が緩いスロ
ープ状になることはない。

このため、段差が緩いスロープ状になるために発生して
いたオートアライメント時の散乱光の減少による光強度
の低下がなく、オートアライメントが出来ないといった
従来法の問題点が解消された。

【図面の簡単な説明】

第１図（ａ）〜（ｅ）は、本発明によるバイポーラ集積
回路の製造工程説明図、第２図は従来のオートアライメ
ントマークの説明図、第３図は通常の段差の表面反射説
明図、第４図ａ、ｂ、ｃは通常の段差の散乱光の信号説
明図、第５図は通常の段差のオートアライメントマーク
説明図、第６図ａ。ｂは通常の段差のオートアライメント光信号説明図、第
７図はオートアライメントマークの位置図、。第８図（ａ）〜（ｆ）は一般的なバイポーラ集積回路の
製造工程説明図、第９図はエピタキシャル後の段差の表
面反射説明図、第１０図はエピタキシャル後の段差の散
乱光の信号説明図、第１１図はエピタキシャル後の段差
のオートアライメント光信号説明図である。図において、２０１：型シリコン基板、２０２：酸化膜
、２＝０３：Ｎ型埋込層、２０４，２０５：段差、２０
６：エピタキシャル層、２０７：多結晶シリコン層、２
０８，２１０：ホトレジスト。２０９：酸化膜、２１１，２１２：多結晶シリコン段差
である。第図第ア図第図手続補正書（自発）１．事件の表示特願昭６３−１９９９２３号２、発明の名称半導体素子の製造方法３、補正をする者事件との関係住所名称４、代理人住所

Claims

【特許請求の範囲】半導体基板上に、段差による第１のアライメントマーク
を形成し、前記半導体基板表面にエピタキシャル層を形
成し、前記エピタキシャル層表面に転写された第１のア
ライメントマークの段差を、被アライメントマークとし
て用いて、第２のアライメント作業を行う半導体素子の
製造方法において、（ａ）前記半導体基板上に酸化膜を形成し、（ｂ）前記
被アライメントマークとなる場所の酸化膜を除去し窓あ
け領域を形成する工程と、（ｃ）前記窓あけ領域上に酸化膜を形成すると同時に前
記窓あけ領域端部に段差を形成し、被アライメントマー
クを形成する工程と、（ｄ）次いで被アライメントマークを含む一連の領域外
の酸化膜を除去する工程と、（ｅ）次いでエピタキシャル層を形成し、（ｆ）前記被アライメントマークを露出させる以上（ａ
）〜（ｅ）工程からなることを特徴とする半導体素子の
製造方法。