JPH02504577A

JPH02504577A - 再プログラム可能な不揮発性非線形電子ポテンショメータ

Info

Publication number: JPH02504577A
Application number: JP63504947A
Authority: JP
Inventors: ドローイ，ジョセフ; ジェニングスチェック，ウィリアム・エス; オーウェン，ウィリアム・エイチ，ザ・サード
Original assignee: ザイコール・インコーポレーテッド
Priority date: 1987-05-26
Filing date: 1988-05-25
Publication date: 1990-12-20
Anticipated expiration: 2009-08-24
Also published as: WO1988009581A1; JPH0666612B2; EP0366680A4; EP0366680A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】再プログラム可能な不揮発性非線形電子ポテンショメータ本願は、係属中の弊米国特許出願第７５９．５９９号の一部継続出願である。

（技術分野）本発明は、可変インピーダンス要素の分野に関し、特に電気回路において使用されるプログラム可能な可変インピーダンス要素の分野に関する。

（背景技術）可変インピーダンス要素を含む電子回路は、当技術においては周知である。これら可変インピーダンス要素は、通常ポテンショメータとも呼ばれる可変抵抗の形態である。しかし、可変誘導子あるいはコンデンサを用いる回路もまた周知である。これらの可変インピーダンス要素は、通常は選択されたあるインピーダンスを生じてこれらが置かれる回路のある特質に影響を及ぼすように手で調整される。例えば、ポテンショメータは、ある回路内の１つのノードに生じる信号を最大にする値に設定することができる。

ポテンショメータの人手による調整は、通常データ処理システムの制御下にある回路あるいはポテンショメータの継続する調整が回路の動作に必要である他の外部の電気回路においては、通常不都合なものである。

データ処理システムは、可変インピーダンス要素の手動調整を完了するに必要な時間に比して短い時間で可変インピーダンス要素の値をしばしば変更しなければならない。手動調整はまた、可変インピーダンス要素が用いられる多（の場合において実際的ではない人間のオペレータの存在を必要とする。

外部の制御下にあるモータその他の作動装置により機械的に調整されるポテンショメータもまた、従来技術においては周知である。これらのポテンショメータはオペレータの必要を緩和するが、多くの用途において依然として満足できるものではない。第一に、調整を行う時間が多数の場合において依然長過ぎる。第二に、このような電気機械的装置の長期にわたる信頼性が、可変インピーダンス要素を必要とする多数の用途において不充分である。最後に、このようなシステムはしばしば経済的に魅力がない。

外部のデータ処理システムのディジタル制御下で減衰レベルの調整を可能にする特殊目的の集積回路の可変インピーダンス要素が、従来技術において公知である。

例えば、Ｔａｎａｋａ等の米国特許第４．４６８．６０７号は、スイッチ回路により２進数で制御されるはしご型減衰器を教示している。このスイッチ回路における諸スイッチの状態に応じて、１つ以上の減衰段が信号経路内に導入される。

これらの従来技術の可変減衰集積回路は、回路から電力が除去される時選択された減衰値を記憶する能力を持たず、従って、一旦電力が回復されると同じ減衰値を再び自動的に確保する能力を持たない。従って、回路にはバッテリによるバックアップが必要とされ、あるいは電力が減衰回路に戻された時、これらの可変インピーダンス要素の減衰値を再び初期化するための外部装置が必要とされた。このため、このような可変インピーダンス要素を含む回路の複雑さが増した。

このことはまた、もしこの可変インピーダンス要素によりパワーアップ時に規定されるインピーダンスが問題の外部の回路の他のパラメータと相客れなかったならば、可変インピーダンス要素を含む回路に対して破損を生じるおそれがある。

従来技術のシステムにおいては、例えばカウンタの事前設定あるいは電力が最初に回路に与えられる時ポテンショメータを事前設定するため不揮発性の一電気的に消去可能な集積回路メモリーが用いられているが、可変ポテンショメータにおけるノードを選択的にアクセスする能力と、一旦電力が回復した時、後で回路が選択されたノードを再びアクセスすることを可能にするため、例えばチップ選択信号の除去あるいは電力の喪失の予め定めた信号に応答して不揮発性メモリーの前記の選択されたノードの同一であることを記憶する能力の両者を合わせ持つ回路は知られていない。

上記の係属中の米国特許出願は、電力がインピーダンス回路から除去される時選択された減衰値を自動的に保持する直列に接続された複数の２端子のインピーダンス要素からなる可変インピーダンス集積回路について記載している。このインピーダンス回路は、電力が回路に戻される時記憶された減衰値を回復するための手段を含み、これにより従来技術の可変インピーダンス・デバイスの上記の諸制限を克服する。更に、直列チェーン中の各対のインピーダンス要素間に１つのノードが設けられている。この中のチェーン中の最初と最後の要素の少なくとも一方が、外部でアクセスできる端子と接続されている。選択されたノードにアクセスし、かつこの選択されたノードを別の外部でアクセス可能な端子に接続するための手段が設けられている。電気的に再プログラム可能な読出し専用メモリーが、前記の選択されたノードの同一性を記憶し、電力が回路から除去された時このノードの同一性が保持されるようにする。

電力が回路に復旧すると、前記端子と前に接続されたノードが自動的に再び接続される。

この可変インピーダンス回路は上記の従来技術のデバイスに勝る大きな利点を呈するが、直列インピーダンスに含まれねばならないインピーダンス要素数が多過ぎる多くの用途が存在する。例えば、もしインピーダンスがある広い範囲の値にわたり小さな段階で変更されねばならない場合は、非常に多くの２端子インピーダンス要素を使用しなければならない。１．０００ΩノＥｌ　囲！；：わたり１ Ωずつインピーダンスを変化させるためには、１、０００個の１Ω抵抗が必要となろう。

従って、本発明の目的は、改善された可変インピーダンス回路の提供にある。

本発明の別の目的は、前記インピーダンス回路の構成に用いられる固定インピーダンス要素の数が前記可変インピーダンス回路により与えられるインピーダンスの最小の増分で除される前記インピーダンス回路により与えられるインピーダンスの範囲より遥かに小さい可変インピーダンス回路の提供にある。

本発明の上記および他の目的については、以降の詳細な説明および添付図面から明らかになるであろう。

（発明の要約）本発明は、データ処理システムあるいは他の外部回路の制御下にある回路における中心にタップを設けたポテンショメータの代わりに使用することができる汎用可変インピーダンス回路をなす。本発明による可変インピーダンス回路は、外部回路に接続するためアクセス可能な２つの端子間のインピーダンスを設定する可変インピーダンス・ネットワークを含む。これらの端子間に与えられるインピーダンスは、データ処理システムあるいは他の外部回路と接続される制御回路により決定される。

問題のインピーダンスは、前記制御回路と接続される電気信号によって規定される。この制御回路の内部レジスタは、２個の端子間のインピーダンスを規定する値を記憶する。記憶された値は、予め定めた電気信号に応答してプログラム可能な不揮発性読出し専用メモリーに複写することができる。同様に、読出し専用メモリーに記憶された値は、電力が最初に本発明装置に対して加えられる時生じることが望ましい第２の予め定めた電気信号に応答して内部制御回路のレジスタに複写することができる。望ましい実施態様においては、前記制御回路は、データ処理システムあるいは他の外部回路からの信号に応答して増分あるいは減分されるカウンタである。

一連の抵抗装置として上記と等価の解決を達成するため必要とされる個々の抵抗数を最小限に抑えるために、可変インピーダンス要素の多（の実施態様を使用することができる。このような可変インピーダンス要素の望ましい実施態様は、可変インピーダンスの粗密調整を可能にする線形直／並列アレイと、２個の並列抵抗ネットワークを直列に置くことにより構成された２進加重形態回路と、非線形あるいは傾斜抵抗特性を得るための可変インピーダンス回路と並列に固定抵抗が置かれた実施例と、ＩＲ−２Ｒ形態に接続された抵抗の２進加重アレイとを含む。

図面の簡単な説明第１図は、本発明による可変インピーダンス回路を示すブロック図、第２図は、インピーダンス・ネットワークが複数の直列状のインピーダンス要素を含む可変インピーダンス回路を示す概略図、第３図は、インピーダンス・ネットワークが粗密インピーダンス回路として構成される本発明による可変インピーダンス回路を示す概略図、第４図は、Ｎ、値が１０である場合の第３図に示された微調整ワイパー回路を示す概略図、第５図は、Ｎｃ値が１０である場合の第３図に示された粗調整ワイパー回路を示す概略図、第６図は、非線形の即ち傾斜した抵抗特性を得るための並列の固定抵抗をインピーダンス・ネットワイパーが含む本発明による可変インピーダンス回路を示す概略図、第７図は、第６図に示した如き可変インピーダンス回路により生じるワイパー移動量の関数としての例示的な抵抗特性カーブを示すグラフ、第８図は、インピーダンス回路が第１の２進加重インピーダンス・アレイを構成する本発明による可変インピーダンス回路を示す概略図、第９図は、第８図に示された第１の２進加重インピーダンス・アレイにおける抵抗とカウンタ値の関係を示すグラフ、第１０図は、インピーダンス・アレイが第２の２進加重インピーダンス・アレイを構成する本発明による可変インピーダンス回路を示す概略図である。

（実施例）本発明は、ボテンシ冒メータあるいは類似の機械的な可変インピーダンス要素の代わりに、電子回路に内蔵するための可変インピーダンス回路からなるものである。

本発明は、このインピーダンス回路のインピーダンスがこれに送られる電気信号により設定されることを可能にするものである。一旦設定されると、本発明は、このインピーダンス値をプログラム可能な不揮発性の読出し専用メモリーに記憶する。電力が本発明回路から取り除かれている時、最後のインピーダンス値がプログラム可能読出し専用メモリー内に記憶された状態が保持される。電力が本発明回路に回復されると、この記憶されたインピーダンス値が再び確立される。

本発明によるインピーダンス回路の作動については、本発明の望ましい実施態様のブロック図である第１図に関して最も容易に理解することができよう。可変インピーダンス回路１０は、多数の固定インピーダンス要素およびスイッチからなるインピーダンス・ネットワーク１２からなっている。これらのスイッチは、２つの端子１４および１６間のインピーダンス要素の種々の組み合わせと接続するため用いられる。この特定の組み合わせは、望ましくはカウンタ１８である制御回路に記憶された値できる。線１９上のＵＰ／ＤＯｆＮ信号は、このカウンタが線２０上の増分（ＩＮＣＲ，）信号に応答しである予め定めた量だけ増分されるかあるいは減分されるかを判定する。

カウンタ１８に記憶された値は、望ましい実施態様においてはチップ選択（ＣＳ）線２４と呼ばれる第３の信号線２４上の特定の電圧遷移に応答して、プログラム可能不揮発性読出し専用メモリー（ＥＥＰＲＯＭ）２２に対して送ることができる。チップ選択線２４はまた、カウンタ１８を使用可能状態にする。チップ選択線２４がローの時、カウンタ１８は線１９．２０上の信号に応答する。

このため、可変インピーダンス回路１０を制御する回路がカウンタ１８に記憶された値を変更することを可能にする。

即ち、本発明の回路を制御する回路は、選択線２４をローにさせる。次いで、この回路は適当な信号を線１８．２０上のカウンタ１８に接続して、カウンタ１８に記憶された値を新しい所要の値に変更させる。

このような更新過程の間、プログラム可能読出し専用メモリー２２に記憶された値は変更されない。電気的にプログラム可能な読出し専用メモリーは、制限された回数だけ、典型的には数千回書込むことができる。更に、１つの値をプローグラム可能読出し専用メモリーに対して書込むために要する時間は、カウンタ１８を増分させるに要する時間より遥かに長い。もしプログラム可能読出し専用メモリー２２に記憶された値が、カウンタ１８に記憶整列された値が増分される毎に変更されたならば、プログラム可能読出し専用メモリー２２の限られた寿命は装置の故障をもたらすことになろう。更に、プログラム可能読出し専用メモリー２２に値を書込のに要する時間は、カウンタ１８の応答時間を短縮することになろう。

従って、プログラム可能読出し専用メモリー２２に記憶される値は、カウンタ１８に記憶された値がその最後の値に達する時だけ更新されることが望ましい。これは、チップ選択線２４上のローからハイへの電圧の遷移により信号されることが望ましい。

第４の信号線２６上の電圧遷移は、プログラム可能読出し専用メモリー２２に記憶された値のカウンタ１８への転送を信号するために用いられる。ローからハイへの電圧遷移が線２６上で検出される時、プログラム可能読出し専用メモリー２２に記憶された値は、カウンタ１８へ送られる。線２６は、電力が可変インピーダンス回路１０へ加えられる時プログラム可能読出し専用メモリー２２に記憶された値が自動的にカウンタ１８ヘロードされるように、電力供給端子（ＰＯＷＥＲ）と接続されることが望ましい。このことは、電力が可変インピーダンス回路１０から除かれる前に、カウンタ１８に記憶された最後の値が、電力が可変インピーダンス回路ｌＯへもう一度加えられるとき回復されることを保証する。

当業者には、カウンタ１８を適当な電気信号により更新される他の格納レジスタで置換できることは明らかであろう。また、インピーダンス・ネットワーク１２が２つ以上の端子を持ち得ることも明らかであろう。例えば、３端子を有するインピーダンス・ネットワークは、標準的なポテンショメータをシミュレートする際に有効である。

一般に、インピーダンス・ネットワーク１２の細部は、カウンタ１８に記憶された値と端子１４．１６間に生じるインピーダンスとの間に必要とされる関係に依存する。

例えば、係属中の米国特許出願筒７５９．５９９号においては、端子１４．１６間のインピーダンスがカウンタ１８に記憶された値の一次関数であるインピーダンス・ネットワークについて記載されている。このインピーダンス・ネットワークは、第２図において１２ａで示されている。

第１図に示されたインピーダンス・ネットワークとは対照的に、インピーダンス・ネットワーク１２ａは３つの外部端子１４ａ、１６ａおよび２８ａを有する。

インピーダンス・ネットワーク１２ａは、標準的な中心にタップを設けたポテンショメータをシミュレートする。端子１６ａは、このポテンショメータの中心タップに対応している。インピーダンス・ネットワーク１２ａは、直列に接続された複数の２端子インピーダンス要素からなっている。インピーダンス要素３２は、温度補償された抵抗であることが望ましい。ノード３３が、直列チェーンの６対のインピーダンス要素３２間に設けられている。

直列チェーンにおける第１の要素は、外部回路と接続するためアクセスできる第１の端子１４ａと接続されている。この端子は、第１図に示された端子１４と類似のものである。同様に、直列チェーンの最後の要素は、前記外部回路と接続するためアクセスし得る第２の端子２８ａと接続されている。ノード３３の各々は、これまた前記外部回路と接続するためアクセス可能である第３の端子１６ａと接続することができる。端子ｉ６ａは、第１図に示された端子１６と類似している。ノード３３の１つのみが、所与の時間に第３の端子Ｌ６ａに接続することができる。接続されるノードは、第２図から省かれたカウンタ１８に記憶された値によって規定される。この値は１／Ｎ復号回路３６へ送られ、その出力が複数のスイッチ３８を制御する。ここで、Ｎはカウンタ１８に記憶され得る最大値である。Ｎ個の７−ド３３があり、各ノードは所与のカウンタ値と対応する。各ノード３３は、対応するスイッチ３８へ信号を与えることにより、端子１６ａと接続することができる。

インピーダンス・ネットワーク１２ａの主な問題は、ネットワークを構成するため使用されねばならないインピーダンス要素３２の数である。例えば、もし１．０００のインピーダンス段が必要であれば、１．０００個の抵抗を設けなければならない。望ましい実施態様においては、本発明の可変インピーダンス回路は、従来のＶＬＳＩ回Ｑ製造法を用いて単一のシリコン・チップ上に構成される。

このような回路のコストは、回路の構成に必要なシリコンの面積と関連している。従って、必要な回路要素数を最小にすることが非常に望ましい。更に、カウンタ１８に記憶された値と端子１４．、１６間に生じるインピーダンスとの間の関係が好ましくは非線形である可変インピーダンス回路には多くの用途がある。

本発明は、比較的少ないインピーダンス要素を必要としかつカウンタ１８に記憶された値に対し特定の非線形関係を有するインピーダンスを提供する可変インピーダンス・ネットワークを提供することによりこれらの問題に対する解決策を提供する。これが達成される方法は、下記の別の望ましい実施態様を参照すればよく理解されよう。

実施例１：第１の別の回路が、第３図において４０で示されている。

この回路は、カウンタ１８に記憶された値の一次関数であるインピーダンスを提供する点において第２図に示された可変インピーダンス回路と類似している。しかし、この回路は、第２図に示された実施態様よりはるかに少ないインピーダンス要素とスイッチによりこの機能を提供する。可変インピーダンス回路４０もまた、従来の線形ポテンショメータと類似する。

第３図を参照するに、可変インピーダンス回路４０は、粗調整レジスタ４２および微調整レジスタ４４と呼ばれる２つのレジスタに値を記憶するカウンタ１８ｂを含む。

粗調整レジスタ４２は、０乃至Ｎｃ−１をカウントし、微調整レジスタ４４がそれぞれオーバーフローあるいはアンダーフローする毎に増分あるいは減分させられる。

微調整レジスタ４４は、０乃至Ｎ、−１をカウントし、入力増分線２０ｂ上の信号に応答して増分あるいは減分される。微調整レジスタ４４が増分されるかあるいは減分されるかは、第１図に関して先に述べたものと同様に第２の線１９ｂ上のＵＰ／ＤＯＷＮ信号によって決定される。

レジスタ４２および４４は実際に２「桁」カウンタを形成し、最初の「桁」は基数Ｎ、を有し、２番目の「桁」は基数Ｎｃを有する。

レジスタ４２．４４に記憶された値は、第１図に示された線チップ線２４．２６と同様に動作する線２４ｂ、２６ｂ上の予め定めた電圧遷移に応答して、プログラム可能読出し専用メモリー（ＥＥＰＲＯＭ）２２ｂに関して出し入れすることができる。

可変インピーダンス要素４０はインピーダンス・ネットワーク１２ｂを含み、このネットワーク１２ｂは２つの直列インピーダンス・ストリング、即ち粗調整インピーダンス・ストリング４６および微調整インピーダンス・ストリング４８と、２つの「ワイパー」回路、即ち粗調整ワイパー回路７２および微調整ワイパー回路７０とがらなっている。粗調整インピーダンス・ストリング４６は、直列に接続されたＮｃ＋１の２端子インピーダンス要素５０からなる。粗調整インピーダンス・ストリング４６における各インピーダンス要素は、インピーダンスＺを有する。内部ノード５６は、直列ストリングにおける隣接するインピーダンス要素５０と接続する。最初および最後のインピーダンス要素５０の内部ノードとは接続されない端子５２．５４はそれぞれ、外部端子１４ｂ、２８ｂと接続されている。可変インピーダンス要素４０の作動の論議を簡単にするため、粗調整インピーダンス・ストリング４６におけるノードは、ノード５２から始まりノード５４で終わるＯ乃至Ｎ。＋１の順序に番号が付されている。

ノード５２は、「０番目」のノードと呼ばれる。

同様に、　微調整インピーダンス・ストリング４８は、２端子インピーダンス要素６０の直列ストリングからなっている。Ｎ、個のこのようなインピーダンス要素が存在する。微調整インピーダンス・ストリング４８における隣接要素は、内部ノード６２で接続されている。

それぞれ内部ノード６２とは接続されない最初と最後のインピーダンス要素６０の端子６４．６６は、第１および第２の出力端子６７．６９を介して粗調整ワイパー回路７２と接続され、このワイパー回路は粗調整インピーダンス・ストリング４６における２つの選択されたノードにこれらの２つの端子を接続する。

各インピーダンス要素６０のインピーダンスは、２ｚ／Ｎ、に等しくなるように選択される。各インピーダンス要素６０に対するこのようなインピーダンスの選択の結果、端子１４ｂ、１６ｂ間のインピーダンスはカウンタ１８ｂにおけるカウントの一次関数となる。また、この選択の結果、端子１４ｂ、２８ｂ間のインピーダンスがカウンタ１８ｂに記憶された値とは独立的な定数のままであり、問題のインピーダンスはＮ、Ｚと等しい。即ち、２つの粗調整要素と２つの微調整要素の選択された並列の組み合わせは、チェーン内の１つの粗調整要素の抵抗と等価である。

粗調整インピーダンス・ストリング４６に関して述べたものと同様に、微調整インピーダンス・ストリング４８におけるノードは、ノード６４から始まりノード６６で終わる０乃至Ｎ、の順序で番号が付される。ノード６４は、「０番目」のノードと呼ばれる。微調整ワイパー回路７゜は、これらのノードの１つを外部端子１６ｂに接続する。

問題のノードは、微調整レジスタ４４におけるカウントによりに番目に決定され、このようなノードは、微調整ワイパー回路４４が記憶された値Ｋを有するとき接続される。

粗調整ワイパー回路７２により微調整インピーダンス・ストリング４８におけるノード６４および６６に接続される粗調整インピーダンス・ストリング４６におけるノードは、粗調整レジスタ４２に記憶された値によって決定される。

このように記憶された値がしてある時、粗調整ワイパー回路７２は粗調整インピーダンス・ストリング４６の（Ｌ＋２）番目のノードを微調整インピーダンス、ストリング４８の７−ド６６に、また粗調整インピーダンス、ストリング４６のＬ番目のノードを微調整インピーダンス・ストリング４８のノード６４に接続する。

微調整ワイパー回路７０および粗調整ワイパー回路７２が構成される方法は、それぞれ微調整ワイパー回路７０および粗調整ワイパー回路７２の概略図である第４図および第５図に関して最も容易に理解でき、これにおいてはＮｃおよびＮ、がそれぞれ１ｏに等しい。この場合、カウンタ１８ｂは２つの２進化１０進コード・カウンタである。粗調整レジスタ４２はカウンタの最上位桁と対応し、微調整レジスタ４４は最下位桁に対応する。

次に第４図においては、微調整インピーダンス・ストリング４８は、０乃至１０まで番号を付されるノード６２において接続された１０個のインピーダンス要素６ｏからなっている。ノード「０」乃至「９」は、ＦＥＴスイッチ７４の一方を閉路することにより端子１６ｂと接続される。

端子１６ｂは、第３図に示された端子１６ｂと同じ機能を供する。ＦＥＴスイッチ７４は、１／１０・２進化１０進デコーダ７６の出力によって制御される。デコーダ７６は、更に、第３図に示されたカウンタ１８ｂと対応する２つの１０進カウンタの最下位桁レジスタ４４の出カフ８により制御される。レジスタ４４の出カフ８は単線で示されているが、実際の線数はこのような従来の２進化１０進カウンタにおいては４本である必要があることは明らかである。

レジスタ４４により出力された最下位桁はＫである時、デコーダ７６のに番目の７−ド出力線はアクティブな状態にある。その結果、微調整インピーダンス・ストリング４８のに番目のノード６２が対応するＦＥＴスイッチにより端子１６ｂと接続される。

次に第５図においては、粗調整インピーダンス・ストリング４６は、０乃至１１で表されるノード５６で接続された１１個のインピーダンス要素５ｏからなっている。粗調整ワイパー回路７２は、２進化１ｏ進デコーダ８６および２ｏのＦＥＴスイッチ８７からなっている。このＦＥＴスイッチ８７は、１／１０・２進化１０デコーダ８６の出方により制御される。アクティブな状態にある時、このような各出力（ｔ　Ｆ　Ｅ　Ｔ　スイッチ８７の内の２つを閉路する。第１のスイッチは、ノード５６の１つを第４図に示されるノード６６と接続する。２番目のスイッチは、第４図に示されたノード６４に第１のスイッチにより接続されたノードの２つのノード下方に置かれたノードを接続する。上記のデコーダ７６に関して述べたものと類似の方法で、デコーダ８６が粗調整レジスタ４２により制御され、このレジスタ４２は下位カウンタ４４からのオーバーフローあるいはアンダーフローの関数として増分あるいは減分される。この最上位桁レジスタ４２が値Ｋを持つ時、ノードｒＫＪはノード６４に接続され、ノード「Ｋ＋２」はノード６６に接続される。

従って、第３図および第５図に関して明らかなように、第３図において７２で示された如き汎用粗調整ワイパー回路は、粗調整インピーダンス・ストリング４６の各ノードと第１の出力端子６７または第２の出力端子６９のいずれか、あるいはその両方との間にスイッチを接続することによって構成される。問題の出力端子は、前記スイッチが接続されるノードの数により決定される。

ノードＯおよび１の場合は、１つのスイッチが各７−ドを出力端子６９に接続する。ノードＮ　ｃ＋１およびＮｃの場合には、１つのスイッチが出力端子６７に各ノードを接続する。他の全てのノードは、２つのスイッチがこれに接続され、一方はこのノードを出力端子６７に、また他方がノードを出力端子６９に接続する。問題のスイッチは、１７Ｎ１デコーダの出力により制御される。Ｋ番目のこのような出力は、ノードＫを出力端子６９に接続し、またに＋２番目のノードを出力端子６７に接続するスイッチを制御する。

この２つの１０進可変インピーダンス回路４ｏが、僅かに２１個のインピーダンス要素と３１個のスイッチしが必要とせずに１００のインピーダンス値を提供することに注目すべきである。第２図に示された実施態様により構成された等価回路は、１００個のインピーダンス要素と１００個のスイッチを必要とする。従って、本発明は、著しく少ない数の要素を用いて同じ機能を提供するもので、このためシリコンは著しく小さな面積で済む。

実施例２：第２図に示されるインピーダンス・ネットワーク１２ａにより与えられる端子１４ａと１６ａ間のインピーダンスがカウンタ１８に記憶された値の非線形関数である可変インピーダンス回路は、端子２８ａ、１６ａ間の固定インピーダンスを加えることにより構成することができる。非線形性の程度は、端子１４ａと２８ａ間のインピーダンスに対するこの加えられた傾斜インピーダンスの比率によって定まる。このようなインピーダンス・ネットワーク１２ｃの事例が第６図に示されている。第７図は、第６図に示された回路に対して選択された傾斜関数としての例示的な抵抗特性を示している。

問題の固定インピーダンスは、外部から与えることもできる。しかし、重要な利点は、可変インピーダンス回路１２ａと同じ集積回路上にこの固定されたインピーダンスを構成することにより得られる。望ましい実施態様においては、インピーダンス要素３２は温度補償抵抗であり、問題の固定インピーダンス要素もまた温度補償抵抗である。もしこの固定インピーダンス要素が同じＶＬＳＩチップ上に集積されるならば、これはインピーダンス要素３２と正確に均衡され得、このためもし使用温度が変動しても、結果として得られる非線形可変インピーダンス回路は非常に小さなインピーダンス変動となることを保証する。従って、前記固定インピーダンスの集積が望ましい。

第６図に示されるように、いくつかの異なる固定インピーダンス要素、例えば要素２０２．２０４．２０６を、インピーダンス・ネットワーク１２ｃの残りの部分と共に同じチップ上に集積することにより種々の程度の非線形性を提供することができる。このような各インピーダンス要素の１つの端子は、第２図の端子２８ａと対応する端子２８ｃと接続されることになる。各固定インピーダンス要素の他の端子を集積回路パッケージ上の外部ビンに接続することができ、各固定インピーダンス要素に対しては、異なるビンが用いられる。どの固定インピーダンス要素を端子１４ｂ、２８ａ間に接続するかの選択は、特定のビンと端子１４ｂとの間でジャンパを接続することによりユーザによって行うこともできる。

第６図に示されるように、各固定抵抗２０２．２０４．２０６が直列に接続されることが望ましい。抵抗２０２．２０４間のノード２０８、抵抗２０４．２０６間のノード２１０、およびノード２１Ｇからのインピーダンス要素２０６の反対側の端子２１２はそれぞれ、各ＦＥＴスイッチ２０３．２０５．２０７と接続されている。このため、傾斜選択手段２００を用いてＦＥＴスイッチ２０３．２０５．２０７の１つを付勢して、異なる予め定めた固定インピーダンスを端子２８ｃおよび１６ａ間に存在させる。傾斜選択回路２００はこのように、インピーダンス回路１２ｃの傾斜インピーダンスを変化させる。

例えば、インピーダンス要素３２が１０キロオームの可変インピーダンス要素を１００個の別個の１００オームの抵抗を用いて形成することが可能であるものとしよう。また、インピーダンス要素２０２が５００オームの抵抗であり、インピーダンス要素２０４は１キロオーム抵抗であり、インピーダンス要素２０６は２キロオームの抵抗であると仮定しよう。このような回路は、それぞれ２０．１０および５に等しく傾斜インピーダンスを選択することを可能にする。第７図は、ワイパーの移動量の関数としての、即ち、どのノード３３が端子１６ｃに接続されるかの関数として、このような傾斜において結果として得られる抵抗値カーブの非線形特性を示している。比較のため、第７図は、直列をなす傾斜抵抗２０２．２０４．２０６を持たない可変インピーダンス回路と対応する傾斜が零に等しい状態をも示している。

傾斜選択回路２００は、スイッチ２０３．２０５．２０７の制御された切り換えを行うように構成することができる。

このような機能を提供するように、例えば、デコーダ３６のＮ−２、Ｎ−１およびＮ出力をそれぞれスイッチ２０３．２０５．２０７に接続することもできる。

このような構成においては、この傾斜選択状態は、第１図のインピーダンス回路について述べたちの七同じようにプログラム可能読出し専用メモリー２２にも保持される。あるいはまた、傾斜選択回路２００の個々の外部制御は当技術の通常の知識の範囲内に含まれる。

実施例３：別の非線形の可変インピーダンス回路が第８図において９０で示されている。本発明のこの実施態様においては、２進カウンタ１８ｄを用いて並列の２進加重インピーダンス・ネットワーク１２ｄを制御する。２進カウンタ１８ｄに記憶された値は、第１図に関して先に述べたものと同様に線２４ｄ、２６ｄ上の信号に応答してプログラム可能読出し専用メモリー２２６に関して出し入れするよう転送することができる。２進カウンタ１８ｄに記憶されたカウントは、第１図に関して述べたと同様に、線１９ｄ、２ｎｄ上の適当な信号により変更することができる。

本文の論議の目的のため、２進カウンタ１８ｄがＮビットを有し、これらのビットは第８図において「０」乃至「Ｎ−１」のラベルで示された出力線上で得られるものとし、問題のラベルは問題のビットの重みの順序で割り付けられている。

インピーダンス・ネットワーク１２ｄハＮ個のインピーダンス回路からなり、その内インピーダンス回路９２が典型である。各インピーダンス回路９２は、２進カウンタ１８ｄからの対応する出力線９３によって制御される。

各インピーダンス回路９２は、等しいインピーダンスを持つ２つのインピーダンス要素９４．９８と、２つのＦＥＴスイッチ９６．１００とからなっている。ＦＥＴスイッチ９６は、２進カウンタ１８ｄの対応する出力線がアクティブな状態にある時、端子１４ｄ、１６ａ間にインピーダンス要素９４を接続する。ＦＥＴスイッチ１００は、問題の出力線が非アクテイブ状態にある時端子２８ｄ、１６６間にインピーダンス要素９８を接続する。一般に、２進カウンタ１８ｄのに番目の出力線と接続されるインピーダンス要素９４のインピーダンスは２ＫＺであり、但し、Ｚは２進カウンタ１８ｄのＯ番目の出力線と接続されたインピーダンス要素９４のインピーダンスである。望ましい実施態様においては、インピーダンス要素９４．９８の各々は温度補償抵抗である。

可変インピーダンス回路９０は、第２図に示されるインピーダンス・ネットワークに基づく可変インピーダンス回路におけるよりも遥かに小さな抵抗およびＦＥＴスイッチによる微小な分解能を提供する。９ビツトの２進カウンタ１８ｄ、　１２２個の抵抗および２０個のＦＥＴスイッチにより、５１２なるインピーダンス値を回路９０に提供する。

もし第２図に示されるインピーダンス・ネットワークが用いられるならば、５１２の抵抗および５１２のＦＥＴスイッチが、同じ分解能を有する可変抵抗を構成するために必要とされる。

可変インピーダンス回路９０は、２進カウンタ１８ｄに記憶された値の関数として見做される時、非常に非線形的なインピーダンスを有する。第９図は、可変インピーダンス回路９０における抵抗対カウンタ値の関係を示すグラフである。第９図で判るように、可変インピーダンス要素９０は、小さなインピーダンス値の非常に微細な分解能を有する。９ビツトの２進カウンタおよびｚ＝５０オームの場合は、この回路は、５０オームの公称インピーダンス設定において０．２オームの分解能を提供する。この種の可変インピーダンス要素は、小さな固定インピーダンスと通常直列に置かれる微小「トリム」ポテンショメータとして使用することができる。

実施例４：別の線形可変インピーダンス回路が第１０図において２４０で示されている。本発明のこの実施態様においては、２進カウンタ１８ｅを用いて、２４２で示される従来のＩＲ−２Ｒ型のインピーダンス梯子型回路を制御する。

ワイパー１６ｅにより見られるインピーダンスは、望ましくは２進カウンタ１８ｅにより駆動される複数のＦＥＴスイッチ２５６．２５８からなる切り換えネットワーク２４４の関数である。明らかなように、所与の出力線Ｄ□毎にＩＲ−２Ｒネツトワーク２４２の適正な動作のために、出力線Ｄ１に結合されたＦＥＴスイッチ２５６がオンの状態にあるならば、これと対応するＦＥＴスイッチ２５８はオフとなり、またその逆となる。

作動においては、明らかなように、ワイパー１６ｅは常にカウンタ１８ｅのその時の状態の関数として一定のＩＲ相当抵抗を呈する。例えば、中間スケールにおいては、このことは、端子１４ｅに対しては２Ｒ，端子２８ｅに対しては２Ｒとなって、端子１６ｅにおけるＩＲのスベニン（ｔｈｅｖｅｎｉｎ）相当抵抗を生じることを意味する。極論すれば、２Ｒ並列２Ｒ回路は、ＩＲ相当抵抗に等しい。

ＩＲ−２Ｒ梯子型回路の短所は、第２図の１２ａで示されるインピーダンス・ネットワークとは対照的に、端子１４ｅと２８ｅ間の抵抗が一定ではないことである。

回路２４０においては、端子１４ｅおよび２８ｅ間の抵抗は、カウンタ１８ｅの状態に応じて４Ｒから無限大まで変化することになる。このことは、抵抗のこのような変化がインピーダンス回路２４０の作動を生じないように、ＩＲ−２Ｒのポテンショメータが低出力のインピーダンス電圧ソースから駆動されねばならないことを意味する。

その結果、回路２４０は、両端の一定の抵抗がブリッジ回路あるいは差動回路におけるように、信号負荷を「均衡」させるため必要である用途の場合程には有効でない。

可変インピーダンス回路２４０は、最も少ない数の抵抗およびスイッチにより最善の分解能を提供する。例えば、第１０図に示される形態は、１６個のスイッチおよび１６個のインピーダンス要素を用いて２５６分の１の分解能を達成する。

この形態においては、端子１２ｅにおける電圧は端子１６ｅにおける電圧と等しいかあるいはこれより小さくなり、これは端子１４ｅにおける電圧を２５５を２５６で除したもので乗じたものと等しいかあるいはこれより小さくな力０ｖＥＲＦＬＯＷおよびＯＶＥＲＦＬＯＷｇ：より制御することができ、端子１４ｅにおける電圧と等しいかあるいはこれより小さな端子１６ｅにおける電圧と等しいかあるいはこれより小さな端子１２ｅにおける電圧を得る。

以上の如（、改善された可変インピーダンス要素について記述した。本文に述べたものに加えて種々の変更が当業者には容易に明らかになるであろう。例えば、本発明の実施に際して他のインピーダンス・ネットワークの使用が可能である。

従って、本発明の範囲は、以降の請求の範囲によってのみ限定されるものである。

坪！（内容に変更なし）第　４　凹第　５ＷＪ第　７ＷＪ第　デ　凹手続補正書彷埒１．事件の表示ＰＣＴ／ＵＳ８８１０１７４９２、発明の名称再プログラム可能な不揮発性非線形電子ポテンショメータ３、補正をする者６、補正の対象７、補正の内容国際調査報告

Claims

【特許請求の範囲】

１．第１および第２の端子間に特定のインピーダンスを生じる可変インピーダンス回路において、前記第１および第２の端子間の電気的インピーダンスを制御するインピーダンス制御手段であって、前記第１および第２の端子間のインピーダンスを規定する電気的信号を受け取る入力手段と、該規定されたインピーダンスを表す値を記憶する第１の記憶手段とを含むインピーダンス制御手段と、前記第１の記憶手段に記憶された値に応答して、前記第１および第２の端子間のインピーダンスを設定する可変インピーダンス・ネットワーク手段と、第１の電気的記憶信号に応答して前記第１の記憶手段に記憶された値を記憶し、該記憶された値は電力が存在しない時はそのまま保持する第２の記憶手段と、第２の電気的記憶信号に応答して、前記第２の記憶手段に記憶された値を前記第１の記憶手段に記憶させる手段とを備えることを特徴とする可変インピーダンス回路。
２．前記入力手段が、増分信号の受け取りに応答して、予め定めた量だけ前記第１の記憶手段に記憶された値を変更する手段を含む増分信号を受け取る手段と、前記増分信号に応答して前記予め定めた量だけ前記第１の記憶手段に記憶された値が増分されるべきことを表示する第１の値と、前記増分信号に応答して前記予め定めた量だけ記憶された数が減分されるべきことを表示する第２の値とを有する方向制御信号を受け取る手段とを含むことを特徴とする請求項１記載の可変インピーダンス回路。
３．前記入力手段がチップ選択信号を受け取る手段を更に含み、前記第１の電気的記憶信号が、前記チップ選択信号の電圧における第１の予め定めた変化を含むことを特徴とする請求項２記載の可変インピーダンス回路。
４．増分信号を受け取る前記手段が、前記チップ選択信号が存在しない時は作動しないことを特徴とする請求項３記載の可変インピーダンス回路。
５．前記入力手段は更に、電力が前記可変インピーダンス回路に加えられる時を検出する手段と、該検出手段に応答して前記第２の電気的信号を生成する手段とを含むことを特徴とする請求項２記載の可変インピーダンス回路。
６．前記第１の記憶手段が、Ｎ個の状態の内の１つを規定するカウント手段を含み、前記入力手段は、前記カウント手段のその時の状態が１つのカウントだけ増分されるべきことを表示する第１の値と、前記カウント手段のその時の状態が１つのカウントだけ減分されるべきことを表示する第２の値とを有する方向制御信号を受け取る手段と、増分信号を受け取り、前記カウント手段のその時の状態をして、前記方向制御信号のその時の状態の関数として前記１つのカウントを増分あるいは減分させる手段とを含むことを特徴とする請求項１記載の可変インピーダンス回路。
７．前記第１の記憶手段が、０乃至Ｎｃ−１間の値を記憶する粗調整レジスタ手段と、０乃至Ｎｆ−１間の値を記憶する徴調整レジスタ手段とを含み、前記可変インピーダンス・ネットワーク手段が、第３の端子と、直列に接続されたＮｃ＋１個の２端子インピーダンス要素を含む粗調整インピーダンス手段であって、隣接する該インピーダンス要素は内部ノードで接続され、前記第１のインピーダンス要素の内部ノードと接続されない端子は第１の外部ノードにおいて前記第３の端子と接続され、前記最後のインピーダンス要素の内部ノードと接続されない端子は第２の外部ノードにおいて前記第１の端子と接続され、前記内部および外部のノードは、前記第３の端子と接続された外部ノードで始まる０乃至Ｎｃ＋２の順序で番号が付される粗調整インピーダンス手段と、直列に接続されたＮｆ個の２端子インピーダンス要素を含む徴調整インピーダンス手段であって、隣接する該インピーダンス要素は内部ノードで接続され、前記第１のインピーダンス要素の内部ノードと接続されない端子は第１の内部接続ノードにおいて第１のワイパー端子と接続され、前記最後のインピーダンス要素の内部ノードとは接続されない端子は第２の内部接続ノードにおいて第２のワイパー端子と接続され、前記内部と外部のノードは、前記第２の内部接続ノードと接続された外部ノードで始まる０乃至Ｎｃ＋１の順序で番号が付される徴調整インピーダンス手段と、前記粗調整レジスタ手段と接続されて、該粗調整レジスタ手段に記憶された値に応答して、前記粗調整インピーダンス手段の前記ノードの２つを前記徴調整インピーダンス手段の前記第１および第２の内部接続ノードに接続し、かつ前記粗調整レジスタ手段に記憶された値がＫである時、前記第１の内部接続ノードは前記粗調整インピーダンス手段の（Ｋ＋２）番目のノードと接続され、前記第２の内部接続ノードは前記粗調整インピーダンス手段のＫ番目のノードと接続される粗調整ワイパー手段と、前記徴調整レジスタ手段と接続されて、該徴調整レジスタ手段に記憶された値に応答して、前記徴調整インピーダンス手段のノードを前記第２の端子に接続し、かつＬ番目の前記ノードは、前記微調整レジスタ手段に記憶された値がＬである時然るべく接続される徴調整ワイパー手段とを備えることを特徴とする請求項１記載の可変インピーダンス回路。
８．前記徴調整レジスタ手段は、予め定めた電気的信号に応答して増分あるいは減分される加減算カウンタを含み、該加減算カウンタは、最大カウントＮｆ−１および最小カウント０を有し、該カウンタは、カウンタが増分されかつ前記最大カウントを含む時はオーバーフロ−信号を生じ、また該カウンタは、カウンタが減分されかつ前記最小カウントを含む時はアンダーフロー信号を生じ、前記粗調整レジスタ手段は、前記徴調整レジスタ手段と接続された加減算カウンタを含み、該加減算カウンタは、前記オーバーフロ−信号に応答して増分されかつ前記アンダーフロ−信号に応答して減分され、該加減算カウンタは、最大カウントＮｃ−１および最小カウント０を有することを特徴とする請求項７記載の可変インピーダンス回路。
９．前記徴調整ワイパー手段が、前記徴調整レジスタ手段と接続され、かつＮｆの出力線を有し、該出力線の僅かに１つが如何なる所与の時も１つの信号を有し、該出力線は０乃至Ｎｆ−１の番号が付される１／Ｎｆデコード回路と、前記徴調整インピーダンス出力におけるノードを前記第２の端子に接続するＮｆのスイッチ手段であって、前記１つのスイッチ手段は、Ｎｆより小さいかあるいはこれと等しい数を有する前記徴調整インピーダンス手段における各ノードと対応し、該各スイッチ手段は、該スイッチ手段が対応するノードと同じ番号を持つ前記１／Ｎｆデコード回路の出力線と接続され、該各スイッチ手段は、もし信号が接続された前記出力線上に存在するならば、前記スイッチ手段が対応するノードを前記第２の端子に接続するＮｆのスイッチ手段とを備えることを特徴とする請求項８記載の可変インピーダンス回路。
１０．前記粗調整ワイパー手段が、前記粗調整レジスタ手段と接続され、かつＮｃの出力線を含み、前記僅かに１つの出力線は如何なる所与の時も信号を有し、該出力線は０乃至Ｎｃ−１の番号を付される１／Ｎｃデコード回路と、前記粗調整インピーダンス手段におけるノードを前記第１の内部接続ノードに接続する複数の第１のスイッチ手段であって、該スイッチ手段の１つは、１より大きくＮｃ＋２より小さいかあるいはこれに等しい数を有する前記徴調整インピーダンス手段における各ノードと対応し、前記各スイッチ手段は、Ｋ−２に等しい数を持つ前記１／Ｎｆデコード回路の出力線と接続され、但しＫは前記スイッチ手段が対応するノードの数であり、前記各スイッチ手段は、もし信号が接続された前記出力線上に存在するならば、前記スイッチ手段が対応するノードを前記第１内部の接続ノードに接続する複数の第１のスイッチ手段と、前記粗調整インピーダンス手段におけるノードを前記第２の内部の接続ノードに接続する複数の第２のスイッチ手段であって、前記各スイッチ手段は、Ｎｃ−１より小さい番号を有する前記徴調整インピーダンス手段における各ノードに対応し、前記各スイッチ手段は、該スイッチ手段が対応するノードの数と同じ数を持つ前記１／Ｎｆデコード回路の出力線と接続され、前記各スイッチ手段は、もし信号が接続された前記出力線上に存在するならば、前記スイッチ手段が対応するノードを前記第２の内部接続ノードに接続する複数の第２のスイッチ手段とを備えることを特徴とする請求項８記載の可変インピーダンス回路。
１１．前記粗調整インピーダンス手段における各２端子インピーダンス要素のインピーダンスがＺに等しく、かつ該徴調整インピーダンス手段における各２端子インピーダンス要素のインピーダンスが２Ｚ／Ｎｆに等しいことを特徴とする請求項８記載の可変インピーダンス回路。
１２．前記２端子インピーダンス要素が抵抗であることを特徴とする請求項１１記載の可変インピーダンス回路。
１３．前記第１の記憶手段が、Ｎ本の出力線を有するレジスタ手段を含み、前記各出力線が２つの状態、即ち其と偽の状態を有し、前記可変インピーダンス・ネットワークが、第３の端子と、各々が前記出力線の１つと接続されたＮ個のインピーダンス回路とを含み、該各インピーダンス回路は、第１および第２の２端子インピーダンス要素と第１および第２のスイッチ手段とを有し、該第１のスイッチ手段は、もし前記インピーダンス回路と接続された出力線の状態が真でありさえずれば、前記第１および第２の端子間に前記第１のインピーダンス要素を接続し、また前記第２のスイッチ手段は、もし前記インピーダンス回路と接続された出力線の状態が偽でありさえずれば、前記第２および第３の端子間に前記第２のインピーダンス要素を接続することを特徴とする請求項１記載の可変インピーダンス回路。
１４．前記第１および第２の２端子インピーダンス要素が同じインピーダンスを有し、該インピーダンスは、前記第１および第２の２端子インピーダンス要素を含むインピーダンス回路と接続された出力線の関数であることを特徴とする請求項１３記載の可変インピーダンス回路。
１５．前記出力線は０乃至Ｎ−１なる番号を付され、かつ前記第１および第２の２端子インピーダンス要素のインピーダンスが２■に比例し、但しｋは前記第１および第２の２端子インピーダンス要素を含むインピーダンス回路が接続される線の番号であることを特徴とする請求項１４記載の可変インピーダンス回路。
１６．前記可変インピーダンス回路が単一の集積回路チップ上に含まれることを特徴とする請求項１記載の可変インピーダンス回路。
１７．第１および第２の端子間に特定のインピーダンスを与える可変インピーダンス回路において、前記第１および第２の端子間の電気的インピーダンスを制御し、かつ前記第１および第２の端子間のインピーダンスを規定する電気的信号を受け取る入力手段と、前記規定されたインピーダンスを表す値を記憶する第１の記憶手段とを含むインピーダンス制御手段と、前記第１の記憶手段に記憶された値に応答して、前記第１および第２の端子間にインピーダンスを設定する可変インピーダンス・ネットワーク手段であって、該可変インピーダンス・ネットワーク手段は、第１および第２の端子およびワイパー端子を有しかつ該第１および第２の端子間に固定されたインピーダンスを生じるように複数のノードにおいて相互に連結された複数のインピーダンス要素を含み、かつ該インピーダンス要素の少なくとも１つの端子は前記第１の端子と接続され、該インピーダンス要素の別のものの１つの端子は前記第２の端子と接続され、前記ワイパー端子は、前記インピーダンス制御手段の関数として前記ノードの１つと選択的に接続される第１の可変インピーダンス・ネットワークと、第３と第４の端子を有し、該第３の端子は前記第１および第２の端子と接続され、前記第４の端子は前記ワイパー端子と接続され、かつ複数の直列に接続されたインピーダンス要素と、各対のインピーダンス要素間に１つのノードとを有し、前記第３の端子は前記のノードと接続されない前記第１のインピーダンス要素と接続される第２の可変インピーダンス・ネットワーク手段であって、前記ノードの選択された１つ、あるいは該ノードと接続されない前記直列の最後のインピーダンス要素の端子を前記ワイパー端子に接続し、前記インピーダンス制御手段により制御される接続手段を有する前記第２の可変インピーダンス・ネットワーク手段と、　　第１の電気的記憶信号に応答して前記第１の記憶手段に記憶された値を記憶し、かつ該記憶さけた値は電力が存在しない時はそのまま保持する第２の記憶手段と、第２の電気的記憶信号に応答して、前記第２の記憶手段に記憶された値を前記第１の記憶手段に記憶させる手段とを備えることを特徴とする可変インピーダンス回路。
１８．第１および第２の端子間に特定のインピーダンスを与える可変インピーダンス回路において、前記第１および第２の端子間の電気的インピーダンスを制御するインピーダンス制御手段であって、前記第１および第２の端子間のインピーダンスを規定する電気的信号を受け取る入力手段と、前記規定されたインピーダンスを表す値を記憶する第１の記憶手段とを含むインピーダンス制御手段と、前記第１の記憶手段に記憶された値に応答して、前記第１および第２の端子間のインピーダンスを設定し、かつ各々が２Ｒの入力抵抗と１Ｒの出力抵抗とを有するＮ段の１Ｒ−２Ｒ型の梯子型抵抗回路を含む梯子型ネットワークを含む可変インピーダンス・ネットワーク手段とを設け、前記インピーダンス制御手段は、前記第１の端子を前記入力抵抗の選択された最初の１つに選択的に接続し、かつ前記第２の端子を前記入力抵抗の選択された第２のものに接続する手段を含み、前記可変インピーダンス回路は、前記出力抵抗の１つに接続された第３の端子と、第１の電気的記憶信号に応答して、前記第１の記憶手段に記憶された値を記憶し、かつ該記憶された値は、電力が存在しない時はそのまま保持する第２の記憶手段と、第２の電気的な記憶信号に応答して、前記第２の記憶手段に記憶された値を前記第１の記憶手段に記憶させる手段とを備えることを特徴とする可変インピーダンス回路。