JPS6337973B2

JPS6337973B2 -

Info

Publication number: JPS6337973B2
Application number: JP9635480A
Authority: JP
Inventors: Kotaro Hanzawa
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1980-07-15
Filing date: 1980-07-15
Publication date: 1988-07-27
Also published as: JPS5721118A

Description

【発明の詳細な説明】本発明は、伝達関数の係数を予め記憶し、該係
数の切替により特性を可変としたデイジタルフイ
ルタ装置に関する。

近年、トランジスタ、抵抗、コンデンサ、コイ
ルあるいは演算増幅器を用いて実現出来るアナロ
グフイルタに代り、乗算器、加算器、遅延回路等
で構成されるデイジタルフイルタが注目されてい
る。このデイジタルフイルタの大きな特徴は、同
一の回路で、多くの特性をもつフイルタが容易に
構成出来ることにある。

第１図は、伝達関数がＨ（Ｚ）＝Ｋ・１＋a₁Z^-1＋a₂Z^-2／１＋b₁Z^-1＋b₂Z^-2……式(1) で表わされるIIR（無限応答）デイジタルフイル
タで、カツトオフ周波数可変のローパスフイルタ
（あるいはハイパスフイルタ）が示されている。

第１図に於て、１は入力信号が供給される加算
器であり、この加算器１出力は加算器２に供給さ
れると共に、単位時間の遅延を行う遅延回路３に
与えられる。そして、この遅延回路３出力は、乗
算器４，５に供給される。この乗算器４には
ROM（リードオンリメモリ）６からカツトオフ
周波数データcによりアドレス指定され選択出力
されたデータb₁が更に供給され、入力信号がb₁倍
されて加算器１に与えられる。なお、この入力信
号は加算器１に対して、減算を指示するようにな
つている。また、上記乗算器５には、更にROM
６から選択出力されるデータa₁が供給され、入力
信号がa₁倍されて加算器２に与えられる。そし
て、上記遅延回路３出力は更に単位時間の遅延を
行う遅延回路７を介し、乗算器８，９に与えられ
る。上記乗算器８，９にはそれぞれROM６から
供給されるデータb₂，a₂が更に供給され、入力信
号がb₂倍、a₂倍されて、加算器１，２に与えられ
る。なお、加算器１に与えられる信号は減算を指
示するようになつている。そして、上記加算器１
出力、乗算器５，９出力が供給され、それ等を加
算する加算器２の出力は、カツトオフ周波数cに
よつて選択されるROM６の出力Ｋが供給される
乗算器１０に与えられ、Ｋ倍されて出力信号とな
る。

然るに、カツトオフ周波数cの変更により、今
“Ａ”なる特性をもつフイルタから“Ｂ”なる特
性をもつフイルタに変化せしめた際、各係数が大
幅に変化する場合は、その出力変化は大きく、不
連続となり、特に、このようなデイジタルフイル
タ装置を電子楽器や各種音響機器に適用した場合
は、聴覚上不自然さを感じる等の欠点があつた。

この発明は以上の点に鑑みてなされたもので、
予め伝達関数の係数を記憶し、この係数の切替に
より特性を可変としたデイジタルフイルタ装置に
於て、上記係数の切替のタイミングをデイジタル
フイルタ装置への入力信号に基き決定すると共
に、上記係数の切替時に内部回路をクリアするよ
うにしたデイジタルフイルタ装置を提供すること
を目的とする。

以下、この発明の一実施例を図面を参照して詳
細に説明する。

第２図は、本実施例の回路構成を示すものであ
るが、説明の簡略化の為第１図と同一箇所には同
一符号を付して、その説明を省略する。即ち、第
２図中１１は第３図に示す如き一致検出回路であ
る。この一致検出回路１１には、このデイジタル
フイルタ装置に供給される入力信号のうち上位６
ビツト与えられる。尚、デイジタルフイルタ装置
に与えられる入力信号は、第４図に示す如くその
絶対値が１を越えないように制御されており、最
上位ビツトが符号ビツトで、以下2^-1〜2^-7の重み
付けされた７ビツトの計８ビツトデータより成
る。また、このデイジタルフイルタ装置は２の補
数表現による演算を行う。

しかして、一致検出回路１１は、６ビツト入力
が全て“１”であるのを検出するアンド回路１２
と、この６ビツト入力の各々を反転するインバー
タ１３₁〜１３₆と、このインバータ１３₁〜１３₆
の全ビツト出力が“１”であるのを検出するアン
ド回路１４と、このアンド回路１２，１４の出力
が供給されるオア回路１５を有する。

そして、このオア回路１５出力はラツチ１６に
対し、読込み制御信号Ｒとして印加される。例え
ば、このラツチ１６は読込み制御信号Ｒの立上り
のタイミングで読込み動作を行う。そして、この
ラツチ１６には、アツトオフ周波数データc（複
数ビツトより成る）が供給され、上記読込み制御
信号Ｒにより読込みが行われ、その出力即ちデー
タc′により、ROM６に対するアドレス指定が行
われる。

従つて、ROM６は、上記ラツチ１６から供給
されるデータc′によりアドレス指定され係数a₁，
a₂，b₁，b₂，Ｋが選択出力されることになる。

更に、第２図中１７は比較回路であり、ラツチ
１６に対する入力信号cと出力信号c′の不一致
を検出し、その不一致が検出され、上記読込み制
御信号Ｒが出力されるタイミングで、上記遅延回
路３，７の内容をクリアするもので、その詳細は
第５図の如くなる。

即ち、上記比較回路１７は上記信号c，
c′（各々ｎビツトより成る。）の各ビツトが供給
される排他的オアゲート１８₁〜１８_oと、その排
他的オアゲート１８₁〜１８_o出力が全て供給され
るオアゲート１９及び、このオアゲート１９出力
がその一端の入力となり、その他端の入力とし
て、上記読込み制御信号Ｒが供給されるアンドゲ
ート２０より構成される。

そして、上記アンドゲート２０出力は、クリア
信号CLとして、遅延回路３，７に供給され、そ
の記憶内容をクリアするように指令する。

次に、本実施例の動作につき説明する。即ち、
今式(1)で表わされる伝達関数の各係数を所定値に
選択することにより特性“Ａ”のデイジタルフイ
ルタを構成した場合、その伝達関数を説明の便宜
上次式(2)の如く記載する。

H_A（Ｚ）＝K_A・１＋a_1AZ^-1＋a_2AZ^-2／１＋b_1AZ^-1＋b_2
AZ^-2……式(2) 即ち、各係数a₁，a₂，b₁，b₂，Ｋは、カツトオ
フ周波数データc′_Aによつて、a_1A，a_2A，b_1A，
b_2A，K_Aの値がROM６から読出されることにな
る。

そして、この係数a_1A，a_2A，b_1A，b_2A，K_Aが、
各々乗算器５，９，４，８，１０に供給されてい
るとする。この状態からカツトオフ周波数を_CB
に変更することにより、伝達関数を次式(3)の如く
変更して、特性“Ｂ”のデイジタルフイルタを構
成する場合、 H_B（Ｚ）＝K_B・１＋a_1BZ^-1＋a_2BZ^-2／１＋b_1BZ^-1＋b_2
BZ^-2……式(3) ラツチ１６には、入力データ_CBが供給され、そ
の出力データはデータ_CA′（≠_CB）となつている。

しかして、その場合、このデイジタルフイルタ
装置に対する入力信号が、その上位６ビツトが同
一内容となつた際、換言すると、入力データが第
４図に示す如く「0.0234375〜−0.0546875」の範
囲内になつたタイミングで、一致検出回路１１か
らは、読込み制御信号Ｒが出力し、この読込み制
御信号Ｒの立上りのタイミングでラツチ１６に対
し、読込み動作を指令する。

その結果、ラツチ１６には、カツトオフ周波数
データ_CBが記憶されることになり、ROM６から
は係数a_1B，a_2B，b_1B，b_2B、K_Bが各々出力するよ
うになる。

それと同時に、比較回路１７内のオアゲート１
９からは、信号c，c′の少なくとも１ビツトが
異なる為、“１”信号が出力されることになり、
その際アンドゲート２０は、上記読込み制御信号
Ｒにて開成されており、その結果クリア信号CL
が出力されることになる。従つて、このクリア信
号CLは、上記遅延回路３，７に対し、記憶デー
タをクリアするように指令して、デイジタルフイ
ルタ装置を初期設定する。

しかして、デイジタルフイルタ装置は、上記式
(3)で示される伝達関数のデイジタルフイルタとし
て動作することになる。

このように、本実施例の場合、デイジタルフイ
ルタ装置に対する入力信号が、「０」を含む
「0.023437〜−0.0546875」の範囲に変化したタイ
ミングで、即ち、入力信号レベルが小の場合に限
りROM６に対するアドレス指定を変更可能と
し、その際デイジタルフイルタ装置の遅延回路
３，７をクリアしてデイジタルフイルタ装置を初
期設定するようにしたことにより、デイジタルフ
イルタ装置の特性を変更した場合の過渡的な影響
を最小限とすることが可能となる。

尚、上記実施例では、デイジタルフイルタ装置
の特性変更のタイミングを、このデイジタルフイ
ルタ装置に対する入力信号の上位６ビツトデータ
に基づき決定するようにしたが、比較すべきデー
タのビツト数はこれに限らない。

また、上記実施例に於ては、特性変更のタイミ
ングを、デイジタルフイルタ装置の入力信号が数
値「０」を含む所定レベル内に変化したことによ
り決定したが、ラツチ１６を読込み制御信号Ｒの
立下りのタイミングで動作させるようにすれば、
上記所定レベルを通過したタイミングで特性変更
が行われることになる。更に、入力信号の波形が
与め設定されている場合は、その入力信号の一周
期が終了するタイミングを一致検出回路１１によ
り検出して行うようにすれば良く、一致検出回路
１１は入力信号の波形に応じて、波形の一周期を
検出するような回路構成とすれば良い。その場
合、例えば、符号ビツトが反転すれば波形の１周
期が終了する信号が入力するものであれば、符号
ビツトのみに基き読込み制御信号Ｒを作成するよ
うにすれば良い。

更に、上記実施例では、比較回路１７の出力で
あるクリア信号CLにより、遅延回路３，７の内
容をクリアしたが、必要に応じて、デイジタルフ
イルタ装置の他の回路を初期設定するようにして
も良い。

加えて、上記実施例は２次／２次のＲデイ
ジタルフイルタ装置につき説明したが、高次のデ
イジタルフイルタ装置にも本発明を適用すること
は可能であり、その他、各種特性を有するデイジ
タルフイルタ装置に本発明を適用することも可能
である。

その他、本発明の要旨を逸脱しない範囲で種々
変形応用可能であることは勿論である。

この発明は、以上詳述した如く、予め伝達関数
の係数を記憶し、この係数の切替により特性を可
変としたデイジタルフイルタ装置に於て、上記係
数の切替のタイミングをデイジタルフイルタ装置
への入力信号の波形データが基準レベルもしくは
その近傍に対応する値となつたことを検出するこ
とにより決定すると共に、上記係数の切替時には
デイジタルフイルタ装置を初期設定するようにし
た為、係数切替時の過渡的な影響が抑制されるこ
とになるという利点があり、また、このデイジタ
ルフイルタ装置を電子楽器あるいは各種音響機器
等に適用した場合には、特性切替時も聴覚上なめ
らかに出力音が変化することになり、切替時の不
自然が解消される等、非常に有効である。

【図面の簡単な説明】

第１図は従来のデイジタルフイルタ装置の回路
構成を示す図、第２図は本発明の一実施例を示す
デイジタルフイルタ装置の回路構成図、第３図は
第２図の一致検出回路１１の詳細図、第４図は、
本実施例の入力データを説明する為の図、第５図
は、第２図の比較回路１７の詳細図である。１，２……加算器、３，７……遅延回路、４，
５，８，９，１０……乗算器、６……ROM、１
１……一致検出回路、１６……ラツチ、１７……
比較回路。

Claims

【特許請求の範囲】１少なくとも乗算器、加算器、遅延回路を備
え、所定の伝達関数に従つて入力信号をフイルタ
リングするデイジタルフイルタ装置に於て、特性に応じて上記伝達関数の係数の切替を行な
う切替手段と、上記デイジタルフイルタ装置への上記入力信号
の波形データが基準レベルもしくはその近傍に対
応する値となつたことを検出する検出手段と、該検出手段の検出結果に応じて上記切替手段の
係数切替のタイミングを制御する切替タイミング
制御手段と、該切替タイミング制御手段の制御により上記切
替手段で係数の切替がなされた際に、上記遅延回
路の内容をクリアするクリア制御手段と、を具備したことを特徴とするデイジタルフイルタ
装置。２上記波形データは数値「０」を基準レベルと
した正負の値をもつデータであり、上記検出手段
は上記波形データの所定ビツトデータを判定する
ことにより、波形データが数値「０」もしくはそ
の近傍に対応する値となつたことを検出すること
を特徴とする特許請求の範囲第１項記載のデイジ
タルフイルタ装置。