JPH0250549B2 - - Google Patents
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- JPH0250549B2 JPH0250549B2 JP54164665A JP16466579A JPH0250549B2 JP H0250549 B2 JPH0250549 B2 JP H0250549B2 JP 54164665 A JP54164665 A JP 54164665A JP 16466579 A JP16466579 A JP 16466579A JP H0250549 B2 JPH0250549 B2 JP H0250549B2
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- Japan
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- bit
- signal
- circuit
- data
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- Dc Digital Transmission (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Description
【発明の詳細な説明】
本発明は、デジタル磁気記録に用いられる符号
化回路に関し、特に、所謂M2コード（Modified
Miller Code）の符号化回路に関する。
化回路に関し、特に、所謂M2コード（Modified
Miller Code）の符号化回路に関する。
デジタル磁気記録における変調方式の一つであ
るM2コードについては、その基本発明が特開昭
52−114206号公報に開示されている。これによる
と、M2コードは、２値連続データに対して、ビ
ツトが“１”の時にビツト中央における磁化反転
を対応させ、ビツトが“０”の時に反転無しを対
応させ、さらに、ビツト“０”とビツト“０”と
の境界においても反転させるようにしたミラーコ
ード（Miller Code）〔別称MFM、あるいは
DM〕について、ビツト“０”の後に偶数個のビ
ツト“１”が連続する場合には最後のビツト
“１”には反転なしを対応させるようにした特別
な変換規則を設けることにより、記録電流波形の
周波数スペクトルに直流成分を持たないような改
良を施したものである。
るM2コードについては、その基本発明が特開昭
52−114206号公報に開示されている。これによる
と、M2コードは、２値連続データに対して、ビ
ツトが“１”の時にビツト中央における磁化反転
を対応させ、ビツトが“０”の時に反転無しを対
応させ、さらに、ビツト“０”とビツト“０”と
の境界においても反転させるようにしたミラーコ
ード（Miller Code）〔別称MFM、あるいは
DM〕について、ビツト“０”の後に偶数個のビ
ツト“１”が連続する場合には最後のビツト
“１”には反転なしを対応させるようにした特別
な変換規則を設けることにより、記録電流波形の
周波数スペクトルに直流成分を持たないような改
良を施したものである。
上記公報によると、M2コードの詳細は、次の
ようなものである。
ようなものである。
すなわち、M2コードでは、２値連続データを、
(a) “０”がなく“１”だけのビツトから成るシ
ーケンス 例：“１”，“１”，“１”……“１” (b) 最初と最後に“０”が存在し、その間に、
“１”が零個あるいは奇数個あるビツトから成
るシーケンス 例１：“０”，“０” 例２：“０”，“１”，“１”，“１”，“０” (c) 最初に“０”が存在し、後に偶数個の“１”
があり、続くビツトが“０”であるシーケンス の(a)、(b)、(c)の３つのタイプのシーケンスに分類
して取扱い、上記(a)タイプのシーケンスおよび(b)
タイプのシーケンスでは累積電荷DSVが零にな
るが、(c)タイプのシーケンスでは累積電荷DSV
が零にならないので、上記(c)タイプのシーケンス
の最後のビツト“１”に対する反転を行わない
で、累積電荷DSVを零にしている。例えば、第
１図Ａに示すような２値連続データによつて符号
化を行う場合に、M2コードでは、第１図Ｂに示
すように(a)タイプのシーケンス期間Ta、(b)タイ
プのシーケンス期間Tbおよび(c)タイプのシーケ
ンス期間Tcに分類して上述の規則に従つて符号
化を行い、第１図Ｅに示すようなM2コードの信
号を得る。上記第１図Ａに示すような２値連続デ
ータについてミラーコードに変換すると、第１図
Ｃに示すような信号が得られ、この信号について
の累積電荷を求めると第１図Ｄに示すような該累
積電荷が一方向（この例では負方向）に増大し続
けてしまうのに対し、M2コードでは第１図Ｆに
示すように累積電荷を零に保持することができ
る。なお、上記第１図Ａ中に示した“０”および
“１”は２値連続データの各ビツトの論理値を示
し、また、第１図Ｄおよび第１図Ｆ中に示したＴ
は上記２値連続データのビツトの単位長さに対応
する時間である。
ーケンス 例：“１”，“１”，“１”……“１” (b) 最初と最後に“０”が存在し、その間に、
“１”が零個あるいは奇数個あるビツトから成
るシーケンス 例１：“０”，“０” 例２：“０”，“１”，“１”，“１”，“０” (c) 最初に“０”が存在し、後に偶数個の“１”
があり、続くビツトが“０”であるシーケンス の(a)、(b)、(c)の３つのタイプのシーケンスに分類
して取扱い、上記(a)タイプのシーケンスおよび(b)
タイプのシーケンスでは累積電荷DSVが零にな
るが、(c)タイプのシーケンスでは累積電荷DSV
が零にならないので、上記(c)タイプのシーケンス
の最後のビツト“１”に対する反転を行わない
で、累積電荷DSVを零にしている。例えば、第
１図Ａに示すような２値連続データによつて符号
化を行う場合に、M2コードでは、第１図Ｂに示
すように(a)タイプのシーケンス期間Ta、(b)タイ
プのシーケンス期間Tbおよび(c)タイプのシーケ
ンス期間Tcに分類して上述の規則に従つて符号
化を行い、第１図Ｅに示すようなM2コードの信
号を得る。上記第１図Ａに示すような２値連続デ
ータについてミラーコードに変換すると、第１図
Ｃに示すような信号が得られ、この信号について
の累積電荷を求めると第１図Ｄに示すような該累
積電荷が一方向（この例では負方向）に増大し続
けてしまうのに対し、M2コードでは第１図Ｆに
示すように累積電荷を零に保持することができ
る。なお、上記第１図Ａ中に示した“０”および
“１”は２値連続データの各ビツトの論理値を示
し、また、第１図Ｄおよび第１図Ｆ中に示したＴ
は上記２値連続データのビツトの単位長さに対応
する時間である。
また、上記特開昭52−114206号公報には、上述
の如きM2コードを生成するための符号化回路に
ついても開示されている。この符号化回路は、第
２図の回路図に示す構成となつており、次のよう
な動作を行つている。
の如きM2コードを生成するための符号化回路に
ついても開示されている。この符号化回路は、第
２図の回路図に示す構成となつており、次のよう
な動作を行つている。
この符号化回路において、クロツク入力端子２
１，２２に供給されるクロツクφ1，φ2は、その
位相が180゜ずれており、クロツクφ1の立下がりで
ビツトとビツトの境界を示し、クロツクφ2の立
下がりにてビツトの中央を示している。上記クロ
ツクφ1，φ2のパルス幅は１ビツトの１／２未満
でなくてはならない。また、データ入力端子２３
には、NRZ（Non Return to Zero）−Ｌで表さ
れた入力データD1が供給される。
１，２２に供給されるクロツクφ1，φ2は、その
位相が180゜ずれており、クロツクφ1の立下がりで
ビツトとビツトの境界を示し、クロツクφ2の立
下がりにてビツトの中央を示している。上記クロ
ツクφ1，φ2のパルス幅は１ビツトの１／２未満
でなくてはならない。また、データ入力端子２３
には、NRZ（Non Return to Zero）−Ｌで表さ
れた入力データD1が供給される。
上記入力データD1がＪ入力端子に供給される
ともにインバータ２４を介してＫ入力端子に供給
される第１のＪ−Ｋフリツプフロツプ２５は、上
記入力データD1を１ビツト分遅らせたデータD0
を形成する。この第１のＪ−Ｋフリツプフロツプ
２５にて形成されるデータD0は、この符号化回
路によるエンコード出力M2 OUTと対応する現在の
ビツトを表し、また、上記入力データD1はデー
タD0の現在ビツトの次のビツトを表すようにな
つている。
ともにインバータ２４を介してＫ入力端子に供給
される第１のＪ−Ｋフリツプフロツプ２５は、上
記入力データD1を１ビツト分遅らせたデータD0
を形成する。この第１のＪ−Ｋフリツプフロツプ
２５にて形成されるデータD0は、この符号化回
路によるエンコード出力M2 OUTと対応する現在の
ビツトを表し、また、上記入力データD1はデー
タD0の現在ビツトの次のビツトを表すようにな
つている。
上記クロツクφ2がゲート２６とインバータ２
７を介してクロツク入力端に供給される第２のＪ
−Ｋフリツプフロツプ２８は、現在ビツトデータ
D0が論理“１”のときに上記ゲート２６を通過
するクロツクφ2をカウントし、上記現在ビツト
データD0が論理“０”のときにゲート２９を通
過するクロツクφ2にてリセツトされることによ
つて、シーケンス毎の論理“１”の数が現在偶数
であるか奇数であるかを示すデータP0を形成す
る。
７を介してクロツク入力端に供給される第２のＪ
−Ｋフリツプフロツプ２８は、現在ビツトデータ
D0が論理“１”のときに上記ゲート２６を通過
するクロツクφ2をカウントし、上記現在ビツト
データD0が論理“０”のときにゲート２９を通
過するクロツクφ2にてリセツトされることによ
つて、シーケンス毎の論理“１”の数が現在偶数
であるか奇数であるかを示すデータP0を形成す
る。
さらに、上記第１のＪ−Ｋフリツプフロツプ２
５の出力端から反転データ0がＪ入力端子と
Ｋ入力端子に供給される第３のＪ−Ｋフリツプフ
ロツプ３０は、現在ビツトD0が論理“０”の時
に、クロツクφ2をカウントして、シーケンス毎
に論理“０”の数が現在偶数であるか奇数である
かを示すデータPZを形成する。
５の出力端から反転データ0がＪ入力端子と
Ｋ入力端子に供給される第３のＪ−Ｋフリツプフ
ロツプ３０は、現在ビツトD0が論理“０”の時
に、クロツクφ2をカウントして、シーケンス毎
に論理“０”の数が現在偶数であるか奇数である
かを示すデータPZを形成する。
そして、この符号化回路では、上記入力データ
D1、現在ビツトデータD0およびビツト境界クロ
ツクφ1が供給されるゲート３４にて、上記現在
ビツトデータD0おおよび上記入力データD1がと
もに論理“０”のときに、論理“０”が続いてい
ると判断して、上記クロツクφ1を上記ゲート３
４からゲート３５を介してフリツプフロツプ３６
に供給し、論理“０”が続いているときに、その
ビツト境界で上記Ｄフリツプフロツプ３６を反転
させるようにしている。
D1、現在ビツトデータD0およびビツト境界クロ
ツクφ1が供給されるゲート３４にて、上記現在
ビツトデータD0おおよび上記入力データD1がと
もに論理“０”のときに、論理“０”が続いてい
ると判断して、上記クロツクφ1を上記ゲート３
４からゲート３５を介してフリツプフロツプ３６
に供給し、論理“０”が続いているときに、その
ビツト境界で上記Ｄフリツプフロツプ３６を反転
させるようにしている。
また、上記現在ビツトデータD0が論理“１”
のときに上記ゲート２６を通過するビツト中央ク
ロツクφ2を上記ゲート３５を介して上記Ｄフリ
ツプフロツプ３６に供給し、論理“１”のビツト
中央で上記Ｄフリツプフロツプ３６を反転させる
ようにしている。
のときに上記ゲート２６を通過するビツト中央ク
ロツクφ2を上記ゲート３５を介して上記Ｄフリ
ツプフロツプ３６に供給し、論理“１”のビツト
中央で上記Ｄフリツプフロツプ３６を反転させる
ようにしている。
ここで、上述の(c)タイプ以外のシーケンスには
論理“０”が０個または２個含まれるが、(c)タイ
プのシーケンスでは、論理“０”が１個であるた
めに、単純にカウントすると、(c)タイプのシーケ
ンスに続く最初の論理“０”が本来はシーケンス
の最初で奇数なのに、偶数になつてしまう。
論理“０”が０個または２個含まれるが、(c)タイ
プのシーケンスでは、論理“０”が１個であるた
めに、単純にカウントすると、(c)タイプのシーケ
ンスに続く最初の論理“０”が本来はシーケンス
の最初で奇数なのに、偶数になつてしまう。
そこで、この符号化回路では、ビツトデータ
D1が論理“０”で、そのシーケンスの論理“０”
および論理“１”の数がともに奇数（PZ＝１、
PO＝１）であるときに、(c)タイプのシーケンス
の最後であると判断して、ゲート３１にて形成さ
れるサプレス信号Ｓがインバータ３２を介して供
給されているゲート３３を通過するクロツクφ1
をウインドパルスＷとして用いて上記第３のＪ−
Ｋフリツプフロツプ３０をリセツトすることによ
つて、反転を１回余分に反転させて、上記(c)タイ
プのシーケンスに続く最初の論理“０”を奇数と
するようにしている。
D1が論理“０”で、そのシーケンスの論理“０”
および論理“１”の数がともに奇数（PZ＝１、
PO＝１）であるときに、(c)タイプのシーケンス
の最後であると判断して、ゲート３１にて形成さ
れるサプレス信号Ｓがインバータ３２を介して供
給されているゲート３３を通過するクロツクφ1
をウインドパルスＷとして用いて上記第３のＪ−
Ｋフリツプフロツプ３０をリセツトすることによ
つて、反転を１回余分に反転させて、上記(c)タイ
プのシーケンスに続く最初の論理“０”を奇数と
するようにしている。
以上が上記特開昭52−114206号公報に開示され
た符号化回路の動作である。しかしながら、上述
の符号化回路には次のような不具合が認められ
る。
た符号化回路の動作である。しかしながら、上述
の符号化回路には次のような不具合が認められ
る。
すなわち、この符号化回路では、本来、第３図
に破線にて示すタイムチヤートの動を行いたいの
であるが、実際には、現在ビツトデータD0が論
理“１”、次のビツトデータD1が論理“０”で、
そのシーケンスの論理“０”および論理“１”の
数がともに奇数（PZ＝１，PO＝１）であるとい
う条件を満たす時、例えば、第３図に実線で示す
タイムチヤートのように、(b)タイプのシーケンス
の期間Ｔ中にサプレス信号Ｓが形成されて、この
サプレス信号Ｓにより上記ゲート３３が開かれ
て、ウインドパルスＷにより上記第３のＪ−Ｋフ
リツプフロツプ３０がリセツトされてしまう。
に破線にて示すタイムチヤートの動を行いたいの
であるが、実際には、現在ビツトデータD0が論
理“１”、次のビツトデータD1が論理“０”で、
そのシーケンスの論理“０”および論理“１”の
数がともに奇数（PZ＝１，PO＝１）であるとい
う条件を満たす時、例えば、第３図に実線で示す
タイムチヤートのように、(b)タイプのシーケンス
の期間Ｔ中にサプレス信号Ｓが形成されて、この
サプレス信号Ｓにより上記ゲート３３が開かれ
て、ウインドパルスＷにより上記第３のＪ−Ｋフ
リツプフロツプ３０がリセツトされてしまう。
つまり、(b)タイプのシーケンスの最後の論理
“０”は、２個目の論理“０”であるから、PZ＝
０になるべきであるのに、直前にサプレス信号Ｓ
でゲートされたウインドパルスＷで上記第３のＪ
−Ｋフリツプフロツプ３０がリセツトされること
によつて、次のクロツクφ2でPZ＝１になつてし
まい、シーケンスの区切りに誤りが起こり、次に
来る(c)タイプのシーケンスが他の(a)タイプや(b)タ
イプのシーケンスと判断されて、(c)タイプの最後
の論理“１”の反転が抑制されない。
“０”は、２個目の論理“０”であるから、PZ＝
０になるべきであるのに、直前にサプレス信号Ｓ
でゲートされたウインドパルスＷで上記第３のＪ
−Ｋフリツプフロツプ３０がリセツトされること
によつて、次のクロツクφ2でPZ＝１になつてし
まい、シーケンスの区切りに誤りが起こり、次に
来る(c)タイプのシーケンスが他の(a)タイプや(b)タ
イプのシーケンスと判断されて、(c)タイプの最後
の論理“１”の反転が抑制されない。
上述の現在ビツトデータD0が論理“１”、次の
ビツトデータD1が論理“０”で、そのシーケン
スの論理“０”および論理“１”の数がともに奇
数（PZ＝１，PO＝１）であるという条件は、論
理“０”の間に奇数個の論理“１”を有する(b)タ
イプのシーケンスの最後で必ず満たされる。この
結果、第４図のＡやＢに示すように、累積電荷
DSVは発散し、直流成分は零でなくなつてしま
う。このように上記特開昭52−114206号公報に開
示された上記符号化回路には、M2コードの変換
規則に従つた変換動作を正確に行うことができな
いという不具合があつた。
ビツトデータD1が論理“０”で、そのシーケン
スの論理“０”および論理“１”の数がともに奇
数（PZ＝１，PO＝１）であるという条件は、論
理“０”の間に奇数個の論理“１”を有する(b)タ
イプのシーケンスの最後で必ず満たされる。この
結果、第４図のＡやＢに示すように、累積電荷
DSVは発散し、直流成分は零でなくなつてしま
う。このように上記特開昭52−114206号公報に開
示された上記符号化回路には、M2コードの変換
規則に従つた変換動作を正確に行うことができな
いという不具合があつた。
そこで、本発明は、上述の如き実情に鑑み、上
記特開昭52−114206号公報に開示されている上述
の符号化回路を改良し、M2コードの変換規則に
従つて正確な変換動作を行うことができる実用に
適した符号化回路を提供するものである。
記特開昭52−114206号公報に開示されている上述
の符号化回路を改良し、M2コードの変換規則に
従つて正確な変換動作を行うことができる実用に
適した符号化回路を提供するものである。
以下、本発明について、一実施例を示す図面に
従い詳細に説明する。
従い詳細に説明する。
第５図は、本発明の一実施例を示す回路図であ
る。
る。
この実施例は、クロツク信号発生器CKG、デ
ータ信号発生器DTGおよび本発明に係る符号化
回路ENCとから構成されており、上記クロツク
信号発生器CKGからの２相のクロツク信号φ1，
φ2に基づいて上記データ信号発生器DTGから出
力されるデータ信号DTについて、上記符号化回
路ENCによりM2コードへの変換を行う。
ータ信号発生器DTGおよび本発明に係る符号化
回路ENCとから構成されており、上記クロツク
信号発生器CKGからの２相のクロツク信号φ1，
φ2に基づいて上記データ信号発生器DTGから出
力されるデータ信号DTについて、上記符号化回
路ENCによりM2コードへの変換を行う。
上記クロツク信号発生器CKGは、互いに位相
が180゜ずれた第６図Ａおよび第６図Ｂに示すよう
な第１および第２のクロツク信号φ1，φ2を発生
し、上記各クロツク信号φ1，φ2をデータ信号発
生器DTGに供給するとともに符号化回路ENCに
も供給している。なお、上記クロツク信号発生器
CKGにて発生される第１および第２のクロツク
信号φ1，φ2は、位相が180゜ずれているものであれ
ば、各パルス幅τ1，τ2は任意に設定されていて良
い。
が180゜ずれた第６図Ａおよび第６図Ｂに示すよう
な第１および第２のクロツク信号φ1，φ2を発生
し、上記各クロツク信号φ1，φ2をデータ信号発
生器DTGに供給するとともに符号化回路ENCに
も供給している。なお、上記クロツク信号発生器
CKGにて発生される第１および第２のクロツク
信号φ1，φ2は、位相が180゜ずれているものであれ
ば、各パルス幅τ1，τ2は任意に設定されていて良
い。
上記データ信号発生器DTGは、所望のデータ
（例えば第６図Ｃに示すようなデータ）について、
上記クロツク信号φ1，φ2に同期したNRZ−Ｌフ
オーマツトの第６図Ｄに示すようなデータ信号
DTを作り出し、このデータ信号DTを符号化回路
ENCに供給している。
（例えば第６図Ｃに示すようなデータ）について、
上記クロツク信号φ1，φ2に同期したNRZ−Ｌフ
オーマツトの第６図Ｄに示すようなデータ信号
DTを作り出し、このデータ信号DTを符号化回路
ENCに供給している。
ここで、この実施例において、上記データ信号
発生器DTGにて作り出されるデータ信号DTは、
上記クロツク信号φ1，φ2の各立下りのタイミン
グt1，t2より各ビツトが規定され、ビツトの境界
が第１のクロツク信号φ1の立下りのタイミングt1
に対応し、ビツトの中央が第２のクロツク信号
φ2の立下りのタイミングt2に対応するようになつ
ている。
発生器DTGにて作り出されるデータ信号DTは、
上記クロツク信号φ1，φ2の各立下りのタイミン
グt1，t2より各ビツトが規定され、ビツトの境界
が第１のクロツク信号φ1の立下りのタイミングt1
に対応し、ビツトの中央が第２のクロツク信号
φ2の立下りのタイミングt2に対応するようになつ
ている。
そして、上記データ信号発生器DTGからのデ
ータ信号DTについてM2コードへの変換を行う符
号化回路ENCは、次のように構成されている。
ータ信号DTについてM2コードへの変換を行う符
号化回路ENCは、次のように構成されている。
すなわち、この符号化回路ENCは、第１ない
し第５のＤフリツプフロツプ回路１，２，３，
４，５と、第１および第２の・フリツプフロ
ツプ回路６，７と、第１ないし第４のANDゲー
ト回路８，９，１０，１１と、ORゲート回路１
２とを備えて成り、上記データ信号発生器DTG
からのNRZ−Ｌフオーマツトのデータ信号DTが
上記第１のＤフリツプフロツプ回路１のデータ入
力端子に供給されており、上記クロツク信号発生
器CKGからの第１のクロツク信号φ1がインバー
タ１３で極性反転されてクロツク信号1となつ
て第３および第４のＤフリツプフロツプ回路３，
４のクロツク入力端子および第４のANDゲート
回路１１の入力端子に供給されているとともに、
該クロツク信号発生器CKGからの第２のクロツ
ク信号φ2がインバータ１４で極性反転されてク
ロツク信号2となつて第１および第２のＤフリ
ツプフロツプ回路１，２と第１および第２の・
Ｋフリツプフロツプ回路６，７の各クロツク入力
端子並びに第３のANDゲート回路１０の入力端
子に供給されている。
し第５のＤフリツプフロツプ回路１，２，３，
４，５と、第１および第２の・フリツプフロ
ツプ回路６，７と、第１ないし第４のANDゲー
ト回路８，９，１０，１１と、ORゲート回路１
２とを備えて成り、上記データ信号発生器DTG
からのNRZ−Ｌフオーマツトのデータ信号DTが
上記第１のＤフリツプフロツプ回路１のデータ入
力端子に供給されており、上記クロツク信号発生
器CKGからの第１のクロツク信号φ1がインバー
タ１３で極性反転されてクロツク信号1となつ
て第３および第４のＤフリツプフロツプ回路３，
４のクロツク入力端子および第４のANDゲート
回路１１の入力端子に供給されているとともに、
該クロツク信号発生器CKGからの第２のクロツ
ク信号φ2がインバータ１４で極性反転されてク
ロツク信号2となつて第１および第２のＤフリ
ツプフロツプ回路１，２と第１および第２の・
Ｋフリツプフロツプ回路６，７の各クロツク入力
端子並びに第３のANDゲート回路１０の入力端
子に供給されている。
なお、この実施例における符号化回路ENC、
負の論理回路にて構成されている。
負の論理回路にて構成されている。
上記第１のＤフリツプフロツプ回路１は、上記
クロツク信号2に従つてビツト中央のタイミン
グt2毎に上記データ信号DTのラツチを行う。この
第１のＤフリツプフロツプ回路１から得られる第
６図Ｅに示すような背定出力信号D1は、第２お
よび第３のＤフリツプフロツプ回路２，３の各デ
ータ入力端に供給されるとともに、第１の・
フリツプフロツプ回路６の入力端子および入
力端子並びに第２のANDゲート回路９の入力端
子に供給されている。また、上記第１のＤフリツ
プフロツプ回路１から得られる否定出力信号1
は、第２の・フリツプフロツプ回路７の入
力端子および入力端子に供給されている。
クロツク信号2に従つてビツト中央のタイミン
グt2毎に上記データ信号DTのラツチを行う。この
第１のＤフリツプフロツプ回路１から得られる第
６図Ｅに示すような背定出力信号D1は、第２お
よび第３のＤフリツプフロツプ回路２，３の各デ
ータ入力端に供給されるとともに、第１の・
フリツプフロツプ回路６の入力端子および入
力端子並びに第２のANDゲート回路９の入力端
子に供給されている。また、上記第１のＤフリツ
プフロツプ回路１から得られる否定出力信号1
は、第２の・フリツプフロツプ回路７の入
力端子および入力端子に供給されている。
上記第１のＤフリツプフロツプ回路の背定出力
信号D1がデータ入力端子に供給される第２のＤ
フリツプフロツプ回路２は、上記クロツク信号
２に従つてビツト中央のタイミングt2毎に該背定
出力信号D1のラツチを行う。この第２のＤフリ
ツプフロツプ回路２は、第６図Ｆに示すような肯
定出力信号D2を第１のANDゲート８の入力端子
に供給するとともに、その否定出力信号2を第
２および第３のANDゲート回路９，１０の各入
力端子に供給している。
信号D1がデータ入力端子に供給される第２のＤ
フリツプフロツプ回路２は、上記クロツク信号
２に従つてビツト中央のタイミングt2毎に該背定
出力信号D1のラツチを行う。この第２のＤフリ
ツプフロツプ回路２は、第６図Ｆに示すような肯
定出力信号D2を第１のANDゲート８の入力端子
に供給するとともに、その否定出力信号2を第
２および第３のANDゲート回路９，１０の各入
力端子に供給している。
また、上記第１のＤフリツプフロツプ回路１の
肯定出力信号D1がデータ入力端子に供給される
第３のＤフリツプフロツプ回路３は、上記クロツ
ク信号1に従つてビツト境界のタイミングt1毎
に上記肯定出力信号D1のラツチを行う。この第
３のＤフリツプフロツプ回路３から得られる第６
図Ｇに示すような肯定出力信号D3は、第４のＤ
フリツプフロツプ回路４のデータ入力端子に供給
されるとともに、第１および第４のANDゲート
回路８，１１の各入力端子に供給されている。
肯定出力信号D1がデータ入力端子に供給される
第３のＤフリツプフロツプ回路３は、上記クロツ
ク信号1に従つてビツト境界のタイミングt1毎
に上記肯定出力信号D1のラツチを行う。この第
３のＤフリツプフロツプ回路３から得られる第６
図Ｇに示すような肯定出力信号D3は、第４のＤ
フリツプフロツプ回路４のデータ入力端子に供給
されるとともに、第１および第４のANDゲート
回路８，１１の各入力端子に供給されている。
上記第３のＤフリツプフロツプ回路３の肯定出
力信号D3がデータ入力端子に供給される第４の
Ｄフリツプフロツプ回路４は、上記クロツク信号
φ1に従つてビツト境界のタイミングt1毎に該肯
定出力信号D3のラツチを行う。この第４のＤフ
リツプフロツプ回路４から得られる第６図Ｈに示
すような肯定出力信号D4は、第４のANDゲート
回路１１の入力端子に供給されている。
力信号D3がデータ入力端子に供給される第４の
Ｄフリツプフロツプ回路４は、上記クロツク信号
φ1に従つてビツト境界のタイミングt1毎に該肯
定出力信号D3のラツチを行う。この第４のＤフ
リツプフロツプ回路４から得られる第６図Ｈに示
すような肯定出力信号D4は、第４のANDゲート
回路１１の入力端子に供給されている。
さらに、上記第１のＤフリツプフロツプ回路１
の肯定出力信号D1が入力端子および入力端
子に供給されている第１の・フリツプフロツ
プ回路６は、上記クロツク信号2に従つてビツ
ト中央のタイミングt2毎に該肯定出力信号D1の論
理値に応じた反転動作を行う。なお、この第１の
Ｊ・フリツプフロツプ回路６のセツト入力端子
には第２のANDゲート回路９からの第６図Ｌに
示すようなAND出力信号GSが供給されている。
上記第１の・フリツプフロツプ回路６は、第
６図Ｋに示すような否定出力信号Zを上記第２
のANDゲート回路９の入力端子に供給する。
の肯定出力信号D1が入力端子および入力端
子に供給されている第１の・フリツプフロツ
プ回路６は、上記クロツク信号2に従つてビツ
ト中央のタイミングt2毎に該肯定出力信号D1の論
理値に応じた反転動作を行う。なお、この第１の
Ｊ・フリツプフロツプ回路６のセツト入力端子
には第２のANDゲート回路９からの第６図Ｌに
示すようなAND出力信号GSが供給されている。
上記第１の・フリツプフロツプ回路６は、第
６図Ｋに示すような否定出力信号Zを上記第２
のANDゲート回路９の入力端子に供給する。
さらにまた、上記第１のＤフリツプフロツプ回
路１からの否定出力信号1が入力端子および
Ｋ入力端子に供給されている第２の・フリツ
プフロツプ回路７は、上記クロツク信号2に従
いビツト中央のタイミングt2毎に該否定出力信号
Ｄ1の論理値に応じた反転動作を行う。
路１からの否定出力信号1が入力端子および
Ｋ入力端子に供給されている第２の・フリツ
プフロツプ回路７は、上記クロツク信号2に従
いビツト中央のタイミングt2毎に該否定出力信号
Ｄ1の論理値に応じた反転動作を行う。
なお、この第２の・フリツプフロツプ回路
７のリセツト入力端子には第１のANDゲート回
路８からの第６図Ｉに示すようなAND出力信号
GCが供給されている。上記第２の・フリツ
プフロツプ回路７は、第６図Ｊに示すような肯定
出力信号POを第２のANDゲート回路９の入力端
子に供給する。
７のリセツト入力端子には第１のANDゲート回
路８からの第６図Ｉに示すようなAND出力信号
GCが供給されている。上記第２の・フリツ
プフロツプ回路７は、第６図Ｊに示すような肯定
出力信号POを第２のANDゲート回路９の入力端
子に供給する。
上記第１のANDゲート回路８は、２入力の
ANDゲートで、上記第２および第３のＤフリツ
プフロツプ回路２，３の各肯定出力信号D2，D3
のAND出力信号Gcを上記第２の・フリツプ
フロツプ回路７のリセツト入力端子に供給してい
る。また、上記第２のANDゲート回路９は、４
入力のANDゲートで、上記第１および第２のＤ
フリツプフロツプ回路１，２からの肯定出力信号
D1と否定出力信号2および第１の・フリツ
プフロツプ回路６の否定出力信号Z並びに第２
の・フリツプフロツプ回路７の肯定出力信号
POのAND出力信号Gsを第３のANDゲート回路
１０の入力端子および上記第１の・フリツプ
フロツプ回路６のセツト入力端子に供給してい
る。さらに、上記第３のANDゲート回路１０は、
３入力のANDゲートで、上記第２のＤフリツプ
フロツプ回路２の否定出力信号2および第２の
ANDゲート回路９のAND出力信号GS並びに上記
クロツク個号2のAND出力信号GA（第６図Ｍに
示す。）をORゲート回路１２の入力端子に供給
している。また、第４のANDゲート回路１１は、
３入力のANDゲートで、上記第３および第４の
フリツプフロツプ回路３，４の各肯定出力信号
D3，D4とクロツク信号1とのAND出力信号GB
（第６図Ｎに示す。）を上記ORゲート回路１２に
供給している。このORゲート回路１２は、２入
力のORゲートで、上記第３および第４のANDゲ
ート回路１０，１１からの各AND出力信号GA，
GBについてのOR出力信号を第５のＤフリツプフ
ロツプ回路５のクロツク入力端子に供給してい
る。
ANDゲートで、上記第２および第３のＤフリツ
プフロツプ回路２，３の各肯定出力信号D2，D3
のAND出力信号Gcを上記第２の・フリツプ
フロツプ回路７のリセツト入力端子に供給してい
る。また、上記第２のANDゲート回路９は、４
入力のANDゲートで、上記第１および第２のＤ
フリツプフロツプ回路１，２からの肯定出力信号
D1と否定出力信号2および第１の・フリツ
プフロツプ回路６の否定出力信号Z並びに第２
の・フリツプフロツプ回路７の肯定出力信号
POのAND出力信号Gsを第３のANDゲート回路
１０の入力端子および上記第１の・フリツプ
フロツプ回路６のセツト入力端子に供給してい
る。さらに、上記第３のANDゲート回路１０は、
３入力のANDゲートで、上記第２のＤフリツプ
フロツプ回路２の否定出力信号2および第２の
ANDゲート回路９のAND出力信号GS並びに上記
クロツク個号2のAND出力信号GA（第６図Ｍに
示す。）をORゲート回路１２の入力端子に供給
している。また、第４のANDゲート回路１１は、
３入力のANDゲートで、上記第３および第４の
フリツプフロツプ回路３，４の各肯定出力信号
D3，D4とクロツク信号1とのAND出力信号GB
（第６図Ｎに示す。）を上記ORゲート回路１２に
供給している。このORゲート回路１２は、２入
力のORゲートで、上記第３および第４のANDゲ
ート回路１０，１１からの各AND出力信号GA，
GBについてのOR出力信号を第５のＤフリツプフ
ロツプ回路５のクロツク入力端子に供給してい
る。
上記第５のＤフリツプフロツプ回路５は、その
否定出力信号がデータ入力端子に帰還されてお
り、上記ORゲート回路１２からのOR出力信号
をクロツクとして反転動作を行い、第６図Ｏに示
すような肯定出力信号DEを出力する。この肯定
出力信号DEが上記データ信号DTをM2コードに変
換した最終出力信号である。
否定出力信号がデータ入力端子に帰還されてお
り、上記ORゲート回路１２からのOR出力信号
をクロツクとして反転動作を行い、第６図Ｏに示
すような肯定出力信号DEを出力する。この肯定
出力信号DEが上記データ信号DTをM2コードに変
換した最終出力信号である。
上述の如き構成の実施例において、第３および
第４のＤフリツプフロツプ回路３，４並びに第４
のANDゲート回路１１は、この符号化回路ENC
によるデータ信号DTのM2コードの変換動作にお
けるビツト境界での反転動作の制御を行う。
第４のＤフリツプフロツプ回路３，４並びに第４
のANDゲート回路１１は、この符号化回路ENC
によるデータ信号DTのM2コードの変換動作にお
けるビツト境界での反転動作の制御を行う。
すなわち、上記第３および第４のＤフリツプフ
ロツプ回路３，４はクロツク信号1に従つてビ
ツト境界のタイミングt1に同期した反転動作を行
うことにより上記タイミングt1に同期のとられた
各肯定出力信号D3，D4を出力する。上記第４の
Ｄフリツプフロツプ回路４から得られる肯定出力
信号D4は、この符号化回路ENCにおける変換動
作により得られる最終出力信号DEと時間的に一
致したビツトのデータを示している。また、第３
のＤフリツプフロツプ回路３から得られる肯定出
力信号D3は、上記肯定出力信号D4よりも１ビツ
ト周期前のデータ（１ビツト周期進んでいるデー
タ）を示している。そして、第４のANDゲート
回路１１は、上記各肯定出力信号D3，D4がとも
に論理“０”であるとき、すなわち、肯定出力信
号D4の論理値が現在“０”で１ビツト周期後も
“０”となるようなときに、上記クロツク信号1
を通過させ、第５のＤフリツプフロツプ回路５を
上記クロツク信号1によりビツト境界のタイミ
ングt1に同期して反転動作させる。
ロツプ回路３，４はクロツク信号1に従つてビ
ツト境界のタイミングt1に同期した反転動作を行
うことにより上記タイミングt1に同期のとられた
各肯定出力信号D3，D4を出力する。上記第４の
Ｄフリツプフロツプ回路４から得られる肯定出力
信号D4は、この符号化回路ENCにおける変換動
作により得られる最終出力信号DEと時間的に一
致したビツトのデータを示している。また、第３
のＤフリツプフロツプ回路３から得られる肯定出
力信号D3は、上記肯定出力信号D4よりも１ビツ
ト周期前のデータ（１ビツト周期進んでいるデー
タ）を示している。そして、第４のANDゲート
回路１１は、上記各肯定出力信号D3，D4がとも
に論理“０”であるとき、すなわち、肯定出力信
号D4の論理値が現在“０”で１ビツト周期後も
“０”となるようなときに、上記クロツク信号1
を通過させ、第５のＤフリツプフロツプ回路５を
上記クロツク信号1によりビツト境界のタイミ
ングt1に同期して反転動作させる。
また、上記第１および第２のＤフリツプフロツ
プ回路１，２および第３のANDゲート回路１０
は、この符号化回路ENCによるデータ信号DTの
M2コードへの変換動作におけるビツト中央の反
転動作の制御を行う。
プ回路１，２および第３のANDゲート回路１０
は、この符号化回路ENCによるデータ信号DTの
M2コードへの変換動作におけるビツト中央の反
転動作の制御を行う。
すなわち、縦続接続された上記第１および第２
のＤフリツプフロツプ回路１，２はクロツク信号
φ2に従つてビツト中央のタイミングt2でデータ
信号DTのラツチを行うことにより上記タイミン
グt2に同期のとられた各肯定出力信号D1，D2を
出力する。上記第２のＤフリツプフロツプ回路２
から得られる肯定出力信号D2は、最終出力信号
DEに時間的に一致する肯定出力信号D4よりも
１／２ビツト周期だけ早く、また、上記第１のＤ
フリツプフロツプ回路１から得られる肯定出力信
号D1は、上記肯定出力信号D2よりもさらに１ビ
ツト周期早いデータを示している。そして、第３
のANDゲート回路１０は、上記肯定出力信号D2
で示されるビツトのデータが論理“１”で、且
つ、第２のANDゲート回路９からのAND出力信
号GSが論理“１”でないときに、上記クロツク
信号2を通過させ、第５のＤフリツプフロツプ
回路５４を上記クロツク信号2によりビツト中
央のタイミングt2に同期して反転動作させる。
のＤフリツプフロツプ回路１，２はクロツク信号
φ2に従つてビツト中央のタイミングt2でデータ
信号DTのラツチを行うことにより上記タイミン
グt2に同期のとられた各肯定出力信号D1，D2を
出力する。上記第２のＤフリツプフロツプ回路２
から得られる肯定出力信号D2は、最終出力信号
DEに時間的に一致する肯定出力信号D4よりも
１／２ビツト周期だけ早く、また、上記第１のＤ
フリツプフロツプ回路１から得られる肯定出力信
号D1は、上記肯定出力信号D2よりもさらに１ビ
ツト周期早いデータを示している。そして、第３
のANDゲート回路１０は、上記肯定出力信号D2
で示されるビツトのデータが論理“１”で、且
つ、第２のANDゲート回路９からのAND出力信
号GSが論理“１”でないときに、上記クロツク
信号2を通過させ、第５のＤフリツプフロツプ
回路５４を上記クロツク信号2によりビツト中
央のタイミングt2に同期して反転動作させる。
さらに、上記第１および第２のＤフリツプフロ
ツプ回路１，２、第１および第２の・フリツ
プフロツプ回路６，７、並びに第１、第２および
第３のANDゲート回路８，９，１０は、M2コー
ドへの変換動作における(c)タイプのシーケンスの
最後でのビツト中央の反転を抑制する制御を行
う。
ツプ回路１，２、第１および第２の・フリツ
プフロツプ回路６，７、並びに第１、第２および
第３のANDゲート回路８，９，１０は、M2コー
ドへの変換動作における(c)タイプのシーケンスの
最後でのビツト中央の反転を抑制する制御を行
う。
すなわち、第２の・フリツプフロツプ回路
７は、肯定出力信号D4のビツトよりも１／２ビ
ツト周期早いデータを示す第２のＤフリツプフロ
ツプ回路２からの肯定出力信号D2と該肯定出力
信号D2よりも１／２ビツト周期早い第３のＤフ
リツプフロツプ回路３からの肯定出力信号D3と
がともに論理“０”であるときに、第１のAND
ゲート回路８からのAND出力信号GCによつてリ
セツトされ、上記第１のＤフリツプフロツプ回路
１からの肯定出力信号D1が論理“１”であると
きにクロツク信号2を計数するような反転動作
を行うので、各シーケンス毎の論理“１”のビツ
トの数が現在奇数か偶数かを示す肯定出力信号
POを出力する。この肯定出力信号POは、論理
“０”にて偶数を示し、論理“１”にて奇数を示
している。
７は、肯定出力信号D4のビツトよりも１／２ビ
ツト周期早いデータを示す第２のＤフリツプフロ
ツプ回路２からの肯定出力信号D2と該肯定出力
信号D2よりも１／２ビツト周期早い第３のＤフ
リツプフロツプ回路３からの肯定出力信号D3と
がともに論理“０”であるときに、第１のAND
ゲート回路８からのAND出力信号GCによつてリ
セツトされ、上記第１のＤフリツプフロツプ回路
１からの肯定出力信号D1が論理“１”であると
きにクロツク信号2を計数するような反転動作
を行うので、各シーケンス毎の論理“１”のビツ
トの数が現在奇数か偶数かを示す肯定出力信号
POを出力する。この肯定出力信号POは、論理
“０”にて偶数を示し、論理“１”にて奇数を示
している。
また、第１の・フリツプフロツプ回路６
は、上記第１のＤフリツプフロツプ回路１からの
肯定出力信号D1が論理“０”であるときに、第
２のクロツク信号φ2を計数するような反転動作
を行う。上記第１の・フリツプフロツプ回路
６における反転動作は、論理“０”のビツトを零
個または２個含んでいる(a)タイプおよび(b)タイプ
の各シーケンスに対して、(c)タイプのシーケンス
では論理“０”のビツトが１個であるために、単
純な計数動作を行うと、(c)タイプのシーケンスに
続く最初の論理“０”のビツトが本来シーケンス
の最初であるから奇数になるところを、偶数であ
ると示すことになるので、第２のANDゲート９
からのAND出力信号GSにより(c)タイプのシーケ
ンスの最後にセツトすることによつてクロツク信
号2による１回分の反転動作が抑制されている。
は、上記第１のＤフリツプフロツプ回路１からの
肯定出力信号D1が論理“０”であるときに、第
２のクロツク信号φ2を計数するような反転動作
を行う。上記第１の・フリツプフロツプ回路
６における反転動作は、論理“０”のビツトを零
個または２個含んでいる(a)タイプおよび(b)タイプ
の各シーケンスに対して、(c)タイプのシーケンス
では論理“０”のビツトが１個であるために、単
純な計数動作を行うと、(c)タイプのシーケンスに
続く最初の論理“０”のビツトが本来シーケンス
の最初であるから奇数になるところを、偶数であ
ると示すことになるので、第２のANDゲート９
からのAND出力信号GSにより(c)タイプのシーケ
ンスの最後にセツトすることによつてクロツク信
号2による１回分の反転動作が抑制されている。
すなわち、上記第２のANDゲート回路９は、
上記第１のＤフリツプフロツプ回路１および第２
の・フリツプフロツプ回路７からの各肯定出
力信号D1，POおよび第２のＤフリツプ回路２お
よび第１の・フリツプフロツプ回路６からの
各否定出力信号2，Zとの論理積を求めること
によつて(c)タタイプのシーケンスの最後のビツト
に対応するAND出力信号GSを作り出している。
上記第２のANDゲート回路９からのAND出力信
号GSによつて、(c)タイプのシーケンスの最後の
ビツトのタイミングt5毎にセツト動作状態にされ
る第１の・フリツプフロツプ回路６は、各シ
ーケンス中の論理“０”のビツトの数が現在奇数
であるか偶数であるかを正しく示す否定出力信号
ＰZを上記第２のANDゲート回路９の入力端子に
供給することができる。そして、上記第２の
ANDゲート回路９から得られるAND出力信号GS
は、上記クロツク信号2によるビツト中央での
第５のＤフリツプフロツプ回路５の反転動作を制
御するサプレス信号として、上記第３のANDゲ
ート回路１０の入力端子に供給され、(c)タイプの
シーケンスの最後のビツトに対応する上記クロツ
ク信号2が上記第３のANDゲート回路１０を通
過するのを阻止する。
上記第１のＤフリツプフロツプ回路１および第２
の・フリツプフロツプ回路７からの各肯定出
力信号D1，POおよび第２のＤフリツプ回路２お
よび第１の・フリツプフロツプ回路６からの
各否定出力信号2，Zとの論理積を求めること
によつて(c)タタイプのシーケンスの最後のビツト
に対応するAND出力信号GSを作り出している。
上記第２のANDゲート回路９からのAND出力信
号GSによつて、(c)タイプのシーケンスの最後の
ビツトのタイミングt5毎にセツト動作状態にされ
る第１の・フリツプフロツプ回路６は、各シ
ーケンス中の論理“０”のビツトの数が現在奇数
であるか偶数であるかを正しく示す否定出力信号
ＰZを上記第２のANDゲート回路９の入力端子に
供給することができる。そして、上記第２の
ANDゲート回路９から得られるAND出力信号GS
は、上記クロツク信号2によるビツト中央での
第５のＤフリツプフロツプ回路５の反転動作を制
御するサプレス信号として、上記第３のANDゲ
ート回路１０の入力端子に供給され、(c)タイプの
シーケンスの最後のビツトに対応する上記クロツ
ク信号2が上記第３のANDゲート回路１０を通
過するのを阻止する。
上述の如き構成の実施例においては、符号化の
ための動作におけるビツト境界での反転動作とビ
ツト中央での反転動作の制御を、位相が180゜ずれ
た２相のクロツク信号φ1，φ2の各立下りのタイ
ミングt1，t2にて、それぞれ独立に行つているの
で、上記クロツク信号φ1，φ2のパルス幅τ1，τ2に
制約が無い。しかも、最終出力信号DEに時間的
に対応した肯定出力信号D4よりも１／２ビツト
周期早いビツトの信号2と、この信号2よりも
さらに１ビツト周期早いビツトの信号D1と、肯
定出力信号D2の現在のビツトがシーケンス中の
奇数個数目の論理“０”であるか否かを示す信号
ＰZと、肯定出力信号D2の現在のビツトが第３の
種類のシーケンス中の偶数個目の論理“１”であ
るか否かを示す信号POとが、クロツク信号2に
１周期単位で互いに位相を合わされた状態にて供
給される第２のANDゲート回路９からのAND出
力信号GSをサプレス信号として用いているので、
(c)タイプのシーケンスの最後のビツトに対応した
ビツト中央での反転動作は確実に抑制され、デー
タ信号DTについてのM2コードへの変換動作を正
確に行うことができる。
ための動作におけるビツト境界での反転動作とビ
ツト中央での反転動作の制御を、位相が180゜ずれ
た２相のクロツク信号φ1，φ2の各立下りのタイ
ミングt1，t2にて、それぞれ独立に行つているの
で、上記クロツク信号φ1，φ2のパルス幅τ1，τ2に
制約が無い。しかも、最終出力信号DEに時間的
に対応した肯定出力信号D4よりも１／２ビツト
周期早いビツトの信号2と、この信号2よりも
さらに１ビツト周期早いビツトの信号D1と、肯
定出力信号D2の現在のビツトがシーケンス中の
奇数個数目の論理“０”であるか否かを示す信号
ＰZと、肯定出力信号D2の現在のビツトが第３の
種類のシーケンス中の偶数個目の論理“１”であ
るか否かを示す信号POとが、クロツク信号2に
１周期単位で互いに位相を合わされた状態にて供
給される第２のANDゲート回路９からのAND出
力信号GSをサプレス信号として用いているので、
(c)タイプのシーケンスの最後のビツトに対応した
ビツト中央での反転動作は確実に抑制され、デー
タ信号DTについてのM2コードへの変換動作を正
確に行うことができる。
上述の実施例の説明から明らかなように、本発
明によれば、２値連続データについて、該データ
を一方の論理値にて表しているビツトに対しては
ビツト中央に論理値の反転を対応させ、上記デー
タを他方の論理値にて表しているビツトに対して
は論理値の反転無しを対応させ、上記他方の論理
値にて表されるデータが連続して存在するビツト
の境界に論理値の反転を対応させ、且つ、上記２
値連続データを、上記一方の論理値にて表される
データのビツトが連続する第１の種類のシーケン
ス、上記他方の論理値にて表されるデータのビツ
トが最初と最後に存在しその間に上記一方の論理
値にて表されるデータのビツトが零若しくは奇数
個連続して存在する第２の種類のシーケンス、お
よび上記他方の論理値にて表されるデータが最初
に存在し、該ビツトの後に上記一方の論理値にて
表されるデータのビツトが連続して偶数個存在す
る第３のシーケンスに分割したとき、該第３の種
類のシーケンスに対しては一方の論理値のビツト
の最終のビツトにおけるビツト中央の反転を無く
すようにした符号化動作を行う符号化回路におい
て、上記２値連続データのある時点Toのビツト
の論理値を示す第１の信号を形成する回路と、上
記時点Toのビツトよりも１ビツト周期早い時点
To-1のビツトの論理値を示す第２の信号を形成
する回路と、上記時点Toのビツトが上記第３の
種類のシーケンスに存在し、且つ、一方の論理値
のビツトであるとき、この一方の論理値が偶数個
目であるか否かを示す第３の信号を上記第２の信
号から形成する回路と、上記時点Toのビツトが
上記第３の種類のシーケンスに存在するとき、こ
の時点Toまでに他方の論理値のビツトが奇数個
存在したか否かを示す第４の信号を上記第２の信
号から形成する回路と、上記第１ないし第４の信
号の論理積により、上記第１の信号が一方の論理
値であることを示し、上記第２の信号が他方の論
理値であることを示し、上記第３の信号が一方の
論理値の偶数個目であることを示し、上記第４の
信号が他方の論理値が奇数個存在したことを示し
たときにサプレス信号を出力するサプレス信号形
成回路と、上記サプレス信号により上記第３の種
類のシーケンスの最終ビツトにおけるビツト中央
の反転を阻止する回路とよりなることを特徴とす
ることによつて、任意のパルス幅のクロツク信号
を用いてM2コードへの変換規則に従つた変換動
作を正確に行うことができるだけでなく、所期の
目的を十分に達成した実用に適した符号化回路を
実現することができる。
明によれば、２値連続データについて、該データ
を一方の論理値にて表しているビツトに対しては
ビツト中央に論理値の反転を対応させ、上記デー
タを他方の論理値にて表しているビツトに対して
は論理値の反転無しを対応させ、上記他方の論理
値にて表されるデータが連続して存在するビツト
の境界に論理値の反転を対応させ、且つ、上記２
値連続データを、上記一方の論理値にて表される
データのビツトが連続する第１の種類のシーケン
ス、上記他方の論理値にて表されるデータのビツ
トが最初と最後に存在しその間に上記一方の論理
値にて表されるデータのビツトが零若しくは奇数
個連続して存在する第２の種類のシーケンス、お
よび上記他方の論理値にて表されるデータが最初
に存在し、該ビツトの後に上記一方の論理値にて
表されるデータのビツトが連続して偶数個存在す
る第３のシーケンスに分割したとき、該第３の種
類のシーケンスに対しては一方の論理値のビツト
の最終のビツトにおけるビツト中央の反転を無く
すようにした符号化動作を行う符号化回路におい
て、上記２値連続データのある時点Toのビツト
の論理値を示す第１の信号を形成する回路と、上
記時点Toのビツトよりも１ビツト周期早い時点
To-1のビツトの論理値を示す第２の信号を形成
する回路と、上記時点Toのビツトが上記第３の
種類のシーケンスに存在し、且つ、一方の論理値
のビツトであるとき、この一方の論理値が偶数個
目であるか否かを示す第３の信号を上記第２の信
号から形成する回路と、上記時点Toのビツトが
上記第３の種類のシーケンスに存在するとき、こ
の時点Toまでに他方の論理値のビツトが奇数個
存在したか否かを示す第４の信号を上記第２の信
号から形成する回路と、上記第１ないし第４の信
号の論理積により、上記第１の信号が一方の論理
値であることを示し、上記第２の信号が他方の論
理値であることを示し、上記第３の信号が一方の
論理値の偶数個目であることを示し、上記第４の
信号が他方の論理値が奇数個存在したことを示し
たときにサプレス信号を出力するサプレス信号形
成回路と、上記サプレス信号により上記第３の種
類のシーケンスの最終ビツトにおけるビツト中央
の反転を阻止する回路とよりなることを特徴とす
ることによつて、任意のパルス幅のクロツク信号
を用いてM2コードへの変換規則に従つた変換動
作を正確に行うことができるだけでなく、所期の
目的を十分に達成した実用に適した符号化回路を
実現することができる。
第１図は本発明が適用されるM2コードを説明
するための波形図である。第２図はM2コードを
生成するための従来の符号化回路の構成を示す回
路図である。第３図は上記従来の符号化回路の動
作を説明するためのタイムチヤートである。第４
図は上記従来の符号化回路の動作説明に供する波
形図である。第５図は本発明に係る符号化回路の
一実施例を示す回路図である。第６図は上記実施
例の動作を説明するためのタイムチヤートであ
る。 CKG……クロツク信号発生器、DTG……デー
タ信号発生器、ENC……符号化回路、１，２，
３，４，５……Ｄフリツプフロツプ回路、６，７
……・フリツプフロツプ回路、８，９，１
０，１１……ANDゲート回路、１２……ORゲー
ト回路。
するための波形図である。第２図はM2コードを
生成するための従来の符号化回路の構成を示す回
路図である。第３図は上記従来の符号化回路の動
作を説明するためのタイムチヤートである。第４
図は上記従来の符号化回路の動作説明に供する波
形図である。第５図は本発明に係る符号化回路の
一実施例を示す回路図である。第６図は上記実施
例の動作を説明するためのタイムチヤートであ
る。 CKG……クロツク信号発生器、DTG……デー
タ信号発生器、ENC……符号化回路、１，２，
３，４，５……Ｄフリツプフロツプ回路、６，７
……・フリツプフロツプ回路、８，９，１
０，１１……ANDゲート回路、１２……ORゲー
ト回路。
Claims (1)
- 【特許請求の範囲】 １ ２値連続データについて、該データを一方の
論理値にて表しているビツトに対してはビツト中
央に論理値の反転を対応させ、上記データを他方
の論理値にて表しているビツトに対しては論理値
の反転無しを対応させ、上記他方の論理値にて表
されるデータが連続して存在するビツトの境界に
論理値の反転を対応させ、且つ、上記２値連続デ
ータを、上記一方の論理値にて表されるデータの
ビツトが連続する第１の種類のシーケンス、上記
他方の論理値にて表されるデータのビツトが最初
と最後に存在しその間に上記一方の論理値にて表
されるデータのビツトが零若しくは奇数個連続し
て存在する第２の種類のシーケンス、および上記
他方の論理値にて表されるデータが最初に存在
し、該ビツトの後に上記一方の論理値にて表され
るデータのビツトが連続して偶数個存在する第３
のシーケンスに分割したとき、該第３の種類のシ
ーケンスに対しては一方の論理値のビツトの最終
ビツトにおけるビツト中央の反転を無くすように
した符号化動作を行う符号化回路において、 上記２値連続データのある時点Toのビツトの
論理値を示す第１の信号を形成する回路と、 上記時点Toのビツトよりも１ビツト周期早い
時点To-1のビツトの論理値を示す第２の信号を
形成する回路と、 上記時点Toのビツトが上記第３の種類のシー
ケンスに存在し、且つ、一方の論理値のビツトで
あるとき、この一方の論理値が偶数個目であるか
否かを示す第３の信号を上記第２の信号から形成
する回路と、 上記時点Toのビツトが上記第３の種類のシー
ケンスに存在するとき、この時点Toまでに他方
の論理値のビツトが奇数個存在したか否かを示す
第４の信号を上記第２の信号から形成する回路
と、 上記第１ないし第４の信号の論理積により、上
記第１の信号が一方の論理値であることを示し、
上記第２の信号が他方の論理値であることを示
し、上記第３の信号が一方の論理値の偶数個目で
あることを示し、上記第４の信号が他方の論理値
が奇数個存在したことを示したときにサプレス信
号を出力するサプレス信号形成回路と、 上記サプレス信号により上記第３の種類のシー
ケンスの最終ビツトにおけるビツト中央の反転を
阻止する回路 とよりなることを特徴とする符号化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16466579A JPS5690407A (en) | 1979-12-20 | 1979-12-20 | Encoding circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16466579A JPS5690407A (en) | 1979-12-20 | 1979-12-20 | Encoding circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5690407A JPS5690407A (en) | 1981-07-22 |
| JPH0250549B2 true JPH0250549B2 (ja) | 1990-11-02 |
Family
ID=15797485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16466579A Granted JPS5690407A (en) | 1979-12-20 | 1979-12-20 | Encoding circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5690407A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11044535B2 (en) | 2018-08-28 | 2021-06-22 | Gree, Inc. | Video distribution system for live distributing video containing animation of character object generated based on motion of distributor user, distribution method, and storage medium storing video distribution program |
| US11202118B2 (en) | 2018-05-08 | 2021-12-14 | Gree, Inc. | Video distribution system, video distribution method, and storage medium storing video distribution program for distributing video containing animation of character object generated based on motion of actor |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS601956A (ja) * | 1983-06-17 | 1985-01-08 | Sony Corp | デイジタルデ−タの変調方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4027335A (en) * | 1976-03-19 | 1977-05-31 | Ampex Corporation | DC free encoding for data transmission system |
-
1979
- 1979-12-20 JP JP16466579A patent/JPS5690407A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11202118B2 (en) | 2018-05-08 | 2021-12-14 | Gree, Inc. | Video distribution system, video distribution method, and storage medium storing video distribution program for distributing video containing animation of character object generated based on motion of actor |
| US11044535B2 (en) | 2018-08-28 | 2021-06-22 | Gree, Inc. | Video distribution system for live distributing video containing animation of character object generated based on motion of distributor user, distribution method, and storage medium storing video distribution program |
| US11336969B2 (en) | 2018-08-28 | 2022-05-17 | Gree, Inc. | Video distribution system for live distributing video containing animation of character object generated based on motion of distributor user, distribution method, and storage medium storing video distribution program |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5690407A (en) | 1981-07-22 |
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