JPH0251299B2 - - Google Patents
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- JPH0251299B2 JPH0251299B2 JP58142745A JP14274583A JPH0251299B2 JP H0251299 B2 JPH0251299 B2 JP H0251299B2 JP 58142745 A JP58142745 A JP 58142745A JP 14274583 A JP14274583 A JP 14274583A JP H0251299 B2 JPH0251299 B2 JP H0251299B2
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- phase
- frequency signal
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- 230000004044 response Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 13
- 230000010355 oscillation Effects 0.000 description 8
- 239000002131 composite material Substances 0.000 description 2
- 230000010363 phase shift Effects 0.000 description 2
- 238000001228 spectrum Methods 0.000 description 2
- 230000008859 change Effects 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001151 other effect Effects 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B21/00—Generation of oscillations by combining unmodulated signals of different frequencies
- H03B21/01—Generation of oscillations by combining unmodulated signals of different frequencies by beating unmodulated signals of different frequencies
- H03B21/02—Generation of oscillations by combining unmodulated signals of different frequencies by beating unmodulated signals of different frequencies by plural beating, i.e. for frequency synthesis ; Beating in combination with multiplication or division of frequency
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
本発明は、周波数シンセサイザに関し、特に、
位相同期回路PLL（Phase Locked Loop）を用
いた周波数シンセサイザ（ゼネラルカバー受信機
用発振器およびスペクトラムアナライザを含む。）
に関する。
位相同期回路PLL（Phase Locked Loop）を用
いた周波数シンセサイザ（ゼネラルカバー受信機
用発振器およびスペクトラムアナライザを含む。）
に関する。
従来、第１図ａ〜ｄにそれぞれ示すように、位
相同期回路PLLを用いた各種の周波数シンセサ
イザが提案されていて、これらのシンセサイザ
は、いずれも基準周波数iのＮ倍の周波数Ｎ・i
を作ることができるが、基準周波数iの間隔でし
か、周波数の制御が行なえないという問題点があ
る。
相同期回路PLLを用いた各種の周波数シンセサ
イザが提案されていて、これらのシンセサイザ
は、いずれも基準周波数iのＮ倍の周波数Ｎ・i
を作ることができるが、基準周波数iの間隔でし
か、周波数の制御が行なえないという問題点があ
る。
第１図ａ〜ｄ中の符号ａは基準周波数発振器
（OSC）を示しており、ｂは位相比較器（φ／
Ｄ）、ｃはローパスフイルタ（LPF）、ｄは電圧
制御発振器（VCO）、ｅは分周器（１／Ｎ，１／
Ｍ）、e′はプリスケーラ（１／ｐ）、ｇは周波数倍
率器（×Ｍ）、ｈは周波数混合器（ミキサ）、ｉは
局部周波数発振器（局発）をそれぞれ示してい
る。
（OSC）を示しており、ｂは位相比較器（φ／
Ｄ）、ｃはローパスフイルタ（LPF）、ｄは電圧
制御発振器（VCO）、ｅは分周器（１／Ｎ，１／
Ｍ）、e′はプリスケーラ（１／ｐ）、ｇは周波数倍
率器（×Ｍ）、ｈは周波数混合器（ミキサ）、ｉは
局部周波数発振器（局発）をそれぞれ示してい
る。
そこで、基準周波数iを下げれば細かい周波数
間隔で制御することができる。
間隔で制御することができる。
しかしながら、周波数を急に変化させたい場合
には、応答速度が問題となるので、基準発振周波
数はなるべく高くとらなければならず、基準周波
数を低くしたいという要望と応答速度を速くした
いという要望とが相反するものとなる。
には、応答速度が問題となるので、基準発振周波
数はなるべく高くとらなければならず、基準周波
数を低くしたいという要望と応答速度を速くした
いという要望とが相反するものとなる。
従来の他のシンセサイザでは、第２図に示すよ
うに、発振器（OSC）ａからの基準周波数を10K
Hzとし、微小ステツプを作るために電圧制御発振
器ｄの出力を１／1000の分周器ｅを使い10Hzステ
ツプを得るものも考えられ、この場合、１／Ｎ分
周器ｅのＮを400〜499とすれば、その出力は、
4.00〜4.99KHzとなる。
うに、発振器（OSC）ａからの基準周波数を10K
Hzとし、微小ステツプを作るために電圧制御発振
器ｄの出力を１／1000の分周器ｅを使い10Hzステ
ツプを得るものも考えられ、この場合、１／Ｎ分
周器ｅのＮを400〜499とすれば、その出力は、
4.00〜4.99KHzとなる。
しかし、このままでは出力の周波数は非常に低
いので、高い周波数のシンセサイザに使用するこ
とは困難である。
いので、高い周波数のシンセサイザに使用するこ
とは困難である。
そこで、例えば、10Hz，100Hzの単位の発振を
受け持つ周波数混合器ｊと、1KHz，10KHzの単
位の発振を受け持つ周波数混合器ｊと、100KHz，
1MHz，10MHzの単位の発振を受け持つ周波数混
合器ｊとをそれぞれ使つて所望の周波数を得てい
るが、第３図に示すように、周波数混合器ｊから
の出力は、（1＋2）と（1−2）という２つの
周波数が出てくる。
受け持つ周波数混合器ｊと、1KHz，10KHzの単
位の発振を受け持つ周波数混合器ｊと、100KHz，
1MHz，10MHzの単位の発振を受け持つ周波数混
合器ｊとをそれぞれ使つて所望の周波数を得てい
るが、第３図に示すように、周波数混合器ｊから
の出力は、（1＋2）と（1−2）という２つの
周波数が出てくる。
高い基準発振周波数のPLLを使い微小ステツ
プを得る場合では、その出力は上述の例のよう
に、低い周波数となつてしまい（1＋2）と（1
−2）とが接近してしまう。
プを得る場合では、その出力は上述の例のよう
に、低い周波数となつてしまい（1＋2）と（1
−2）とが接近してしまう。
従つて、出力にフイルタを接続しなければなら
なくなり、フイルタのカツトオフ周波数の調整も
難しく、複雑となるという欠点がある。
なくなり、フイルタのカツトオフ周波数の調整も
難しく、複雑となるという欠点がある。
本発明は、このような問題点を解決しようとす
るもので、広帯域周波数シンセサイザ等の微小ス
テツプ変化を簡素な構成で実現し、しかも、低コ
スト化をはかれるようにした、周波数シンセサイ
ザを提供することを目的とする。
るもので、広帯域周波数シンセサイザ等の微小ス
テツプ変化を簡素な構成で実現し、しかも、低コ
スト化をはかれるようにした、周波数シンセサイ
ザを提供することを目的とする。
このため、本発明の周波数シンセサイザは、基
準周波数信号を出力する基準周波数発振器と、同
基準周波数発振器からの基準周波数信号を受けて
同じ周波数、かつ、相互に位相差が90゜である２
つの基準周波数信号を出力する位相変換器とをそ
なえ、微小ステツプ周波数信号を出力する微小ス
テツプ周波数信号発生器と、同微小ステツプ周波
数信号発生器からのステツプ周波数信号を受けて
同じ周波数、かつ、相互に位相差が90゜である２
つのステツプ周波数信号を出力する遅延回路と、
同遅延回路からの各ステツプ周波数信号をそれぞ
れ受けて正弦波信号を出力する第１および第２の
フイルタと、上記基準周波数信号のうち位相の進
んだものと上記正弦波信号のうち位相の遅いもの
とを受けて変調を行なう第１の平衡変調器と、上
記基準周波数信号のうち位相の遅いものと上記正
弦波信号のうち位相の進んだものとを受けて変調
を行なう第２の平衡変調器とが設けられるととも
に、上記の第１および第２の変調器の出力端が出
力端子にそれぞれ接続していることを特徴として
いる。
準周波数信号を出力する基準周波数発振器と、同
基準周波数発振器からの基準周波数信号を受けて
同じ周波数、かつ、相互に位相差が90゜である２
つの基準周波数信号を出力する位相変換器とをそ
なえ、微小ステツプ周波数信号を出力する微小ス
テツプ周波数信号発生器と、同微小ステツプ周波
数信号発生器からのステツプ周波数信号を受けて
同じ周波数、かつ、相互に位相差が90゜である２
つのステツプ周波数信号を出力する遅延回路と、
同遅延回路からの各ステツプ周波数信号をそれぞ
れ受けて正弦波信号を出力する第１および第２の
フイルタと、上記基準周波数信号のうち位相の進
んだものと上記正弦波信号のうち位相の遅いもの
とを受けて変調を行なう第１の平衡変調器と、上
記基準周波数信号のうち位相の遅いものと上記正
弦波信号のうち位相の進んだものとを受けて変調
を行なう第２の平衡変調器とが設けられるととも
に、上記の第１および第２の変調器の出力端が出
力端子にそれぞれ接続していることを特徴として
いる。
一般に、周波数を合成するために周波数混合回
路が使用されるが、通常の混合回路ではイメージ
周波数、入力周波数の漏れなど、目的以外の周波
数が生ずるので純粋な出力を得ることができな
い。特に、イメージ周波数が接近していれば除去
するのが困難である。
路が使用されるが、通常の混合回路ではイメージ
周波数、入力周波数の漏れなど、目的以外の周波
数が生ずるので純粋な出力を得ることができな
い。特に、イメージ周波数が接近していれば除去
するのが困難である。
これを改善するために、本発明の周波数シンセ
サイザでは、前述のごとく周波数混合に第１およ
び第２の平衡変調器（平衡変調回路）と位相変換
器（位相シフト回路）とを用いるようにしてい
る。
サイザでは、前述のごとく周波数混合に第１およ
び第２の平衡変調器（平衡変調回路）と位相変換
器（位相シフト回路）とを用いるようにしてい
る。
そして、上記第１および第２の平衡変調器は、
それぞれの平衡型の特性により、入力周波数の漏
れをキヤンセルすることができる。
それぞれの平衡型の特性により、入力周波数の漏
れをキヤンセルすることができる。
また、単に１つの平衡変調器のみではイメージ
周波数を生ずるので、これを除去するために、本
発明の周波数シンセサイザでは、もう１つの平衡
変調器と位相変換器とを追加してイメージ周波数
を打ち消したのであり、これにより、出力には目
的とする周波数が高純度で得られるようになる。
周波数を生ずるので、これを除去するために、本
発明の周波数シンセサイザでは、もう１つの平衡
変調器と位相変換器とを追加してイメージ周波数
を打ち消したのであり、これにより、出力には目
的とする周波数が高純度で得られるようになる。
上述の２つの平衡変調器の出力の和は、微小ス
テツプ周波数とステツプ周波数との合成出力であ
り、イメージ周波数をキヤンセルした高純度の単
一周波数となる。
テツプ周波数とステツプ周波数との合成出力であ
り、イメージ周波数をキヤンセルした高純度の単
一周波数となる。
なお、本明細書における基準周波数とは、各ス
テツプ周波数発生回路の基として使用される周波
数のことである。
テツプ周波数発生回路の基として使用される周波
数のことである。
微小ステツプ周波数シンセサイザを作るには、
複数の周波数の混合が必要であり、その混合回路
を改善したのが本発明である。
複数の周波数の混合が必要であり、その混合回路
を改善したのが本発明である。
なお、平衡変調器は、入力周波数1および2に
対して出力周波数1−2と1＋2を得る回路であ
り、入力に対して平衡をとつているので、入力周
波数の漏れが少ない。
対して出力周波数1−2と1＋2を得る回路であ
り、入力に対して平衡をとつているので、入力周
波数の漏れが少ない。
以下、図面により本発明の実施例について説明
すると、第４図は本発明の第１実施例としての周
波数シンセサイザの要部を示すブロツク図であ
り、第５〜１０図は本発明の第２実施例としての
周波数シンセサイザの具体例を示すもので、第
５，６図はそれぞれ本発明の具体例のブロツク図
および電気回路図、第７，８図はそれぞれの
PLLサブブロツクのブロツク図および電気回路
図、第９，１０図はそれぞれのPLLメインブロ
ツクのブロツク図および電気回路図である。
すると、第４図は本発明の第１実施例としての周
波数シンセサイザの要部を示すブロツク図であ
り、第５〜１０図は本発明の第２実施例としての
周波数シンセサイザの具体例を示すもので、第
５，６図はそれぞれ本発明の具体例のブロツク図
および電気回路図、第７，８図はそれぞれの
PLLサブブロツクのブロツク図および電気回路
図、第９，１０図はそれぞれのPLLメインブロ
ツクのブロツク図および電気回路図である。
第４図に示すように、第１実施例では、基準周
波数発振器１が設けられており、この発振器１か
らの基準周波数1（＝10MHz）は、位相変換器２
で互いに90゜の位相差をもつ電圧v1とv1′とに変換
され、平衡変調器3a，3bへ送られる。
波数発振器１が設けられており、この発振器１か
らの基準周波数1（＝10MHz）は、位相変換器２
で互いに90゜の位相差をもつ電圧v1とv1′とに変換
され、平衡変調器3a，3bへ送られる。
また、微小ステツプ周波数信号発生器としての
10KHzステツプ用シンセサイザ４が設けられてい
て、このシンセサイザ４からの周波数2（＝4.00
〜4.99MHz）の出力は、１／250分周器５を介し
て遅延回路としてのＤ−フリツプフロツプ６ａ，
６ｂへ供給され、このＤ−フリツプフロツプ６
ａ，６ｂで位相差を90゜にされた信号は、フイル
タ7a，7bを介して、各電圧v2，v2′となつて、そ
れぞれ平衡変調器（第２の変調器）３ｂおよび平
衡変調器（第１の変調器）３ａへ送られるように
なつている。
10KHzステツプ用シンセサイザ４が設けられてい
て、このシンセサイザ４からの周波数2（＝4.00
〜4.99MHz）の出力は、１／250分周器５を介し
て遅延回路としてのＤ−フリツプフロツプ６ａ，
６ｂへ供給され、このＤ−フリツプフロツプ６
ａ，６ｂで位相差を90゜にされた信号は、フイル
タ7a，7bを介して、各電圧v2，v2′となつて、そ
れぞれ平衡変調器（第２の変調器）３ｂおよび平
衡変調器（第１の変調器）３ａへ送られるように
なつている。
各電圧v1とv1′との90゜の位相差および各電圧v2，
v2′との90゜の位相差により次式が成り立つ。
v2′との90゜の位相差により次式が成り立つ。
v1＝V1cosω1t
v1′＝V1cos（ω1t＋π／２）
＝V1sinω1t
v2＝V2cosω2t
v2′＝V2cos（ω2t＋π／２）
＝V2sinω2t
これらの各電圧は、平衡変調器３ａ，３ｂに入
り、その出力は、 vB＝v1×v2′＝V1cosω1t・ V2sinω2t vB′＝v1′×v2＝V1sinω1t・ V2cosω2t となる。
り、その出力は、 vB＝v1×v2′＝V1cosω1t・ V2sinω2t vB′＝v1′×v2＝V1sinω1t・ V2cosω2t となる。
これらの信号は、平衡変調器３ａ，３ｂの出力
側の連結により、合成されて、 ｖ＝vB＋vB′ ＝V1V2cosω1t・sinω2t ＋V1V2sinω1t・cosω2t ＝V1V2sin（ω1＋ω2）ｔ となる。
側の連結により、合成されて、 ｖ＝vB＋vB′ ＝V1V2cosω1t・sinω2t ＋V1V2sinω1t・cosω2t ＝V1V2sin（ω1＋ω2）ｔ となる。
この式からわかるように、位相推移方式
（Phase Shift Network）により、（ω1＋ω2）の
成分のみ、すなわち上側波帯のみ現れることとな
る。
（Phase Shift Network）により、（ω1＋ω2）の
成分のみ、すなわち上側波帯のみ現れることとな
る。
ここでは、1＝ω1／2π＝10MHz，2
＝ω2／2π＝4.00KHz〜4.99KHzと設定されてい
るので、出力として（1＋2）＝10.00400MHz〜
10.00499MHzが得られることとなる。
るので、出力として（1＋2）＝10.00400MHz〜
10.00499MHzが得られることとなる。
なお、基準周波数1と微小ステツプ周波数2と
の差の周波数（1−2）＝9.99600MHz〜9.99501M
Hzは、上述の構成により、全く現われない。
の差の周波数（1−2）＝9.99600MHz〜9.99501M
Hzは、上述の構成により、全く現われない。
第５〜１０図に示すように、第２実施例では、
各図の端子T1〜T12が相互に接続するようになつ
ており、第５〜１０図中、第１〜４図と同じ符号
はほぼ同様のものを示す。
各図の端子T1〜T12が相互に接続するようになつ
ており、第５〜１０図中、第１〜４図と同じ符号
はほぼ同様のものを示す。
周波数シンセサイザブロツクは、第５，６図に
示すように、端子T1〜T3，T7により、各周波数
の入力および出力を行なう。
示すように、端子T1〜T3，T7により、各周波数
の入力および出力を行なう。
端子T1：PLLサブブロツクより4.00〜4.99KHz入
力 端子T2：端子T1からの入力と、90゜の位相差を持
つ4.00〜4.99KHz入力 端子T3：PLLサブブロツクより400〜499KHz入
力 端子T7：30.00000〜30.09999MHz出力で、PLLメ
インブロツクのミキサーへ行く なお、第５図中の符号７ｃはローパスフイルタ
（LPF）を示しており、８は増幅器（AMP）、９
は周波数混合器（MIX）、10はバンドパスフイル
タ（BPF）を示している。
力 端子T2：端子T1からの入力と、90゜の位相差を持
つ4.00〜4.99KHz入力 端子T3：PLLサブブロツクより400〜499KHz入
力 端子T7：30.00000〜30.09999MHz出力で、PLLメ
インブロツクのミキサーへ行く なお、第５図中の符号７ｃはローパスフイルタ
（LPF）を示しており、８は増幅器（AMP）、９
は周波数混合器（MIX）、10はバンドパスフイル
タ（BPF）を示している。
PLLサブブロツクは、第７，８図に示すよう
に、端子T1〜T6により、各周波数の入出力およ
び周波数設定用BCD（２進化10進数）入力を行な
う。
に、端子T1〜T6により、各周波数の入出力およ
び周波数設定用BCD（２進化10進数）入力を行な
う。
端子T1：4.00〜4.99KHzの出力（10Hzステツプ）
端子T2：端子T1からの入力と90゜の位相差をもつ
4.00〜4.99KHzの出力（10Hzステツプ） 端子T3：400〜499KHzの出力（1KHzステツプ） 端子T4：周波数設定（０〜99KHz）を行なうた
めの２桁のBCDの入力 端子T5：周波数設定（０〜990KHz）を行なうた
めの２桁のBCDの入力 端子T6：基準発振（40KHz）を入力 なお、第７図中の符号５′は分周器を示してお
り、１１は位相比較器、１２は分周器、１３はロ
ーパスフイルタ（LPF）、１４は電圧制御発振器
（VCO）を示している。
4.00〜4.99KHzの出力（10Hzステツプ） 端子T3：400〜499KHzの出力（1KHzステツプ） 端子T4：周波数設定（０〜99KHz）を行なうた
めの２桁のBCDの入力 端子T5：周波数設定（０〜990KHz）を行なうた
めの２桁のBCDの入力 端子T6：基準発振（40KHz）を入力 なお、第７図中の符号５′は分周器を示してお
り、１１は位相比較器、１２は分周器、１３はロ
ーパスフイルタ（LPF）、１４は電圧制御発振器
（VCO）を示している。
PLLメインブロツクは、第９，１０図に示す
ように、最終的出力となる基準発振器４があり、
この発振器４により総合性能が決まる。
ように、最終的出力となる基準発振器４があり、
この発振器４により総合性能が決まる。
端子T6：PLLサブブロツクに40KHzの基準発振
が供給 端子T8：周波数設定（０〜9.9MHz）を行なうた
めの２桁のBCDで入力 端子T9：周波数設定（50，60，70MHz）の切り
換え 端子T10：最終出力（50.00000〜79.99999MHz，
4Vp-p） 端子T11：VCOの切り換え（ここに9Vを加える
と発振する。） 端子T12：VCO切り換え（ここに9Vを加えると
発振する） なお、第９図中の符号１５はレベル変換器、１
６は緩衝増幅器をそれぞれ示している。
が供給 端子T8：周波数設定（０〜9.9MHz）を行なうた
めの２桁のBCDで入力 端子T9：周波数設定（50，60，70MHz）の切り
換え 端子T10：最終出力（50.00000〜79.99999MHz，
4Vp-p） 端子T11：VCOの切り換え（ここに9Vを加える
と発振する。） 端子T12：VCO切り換え（ここに9Vを加えると
発振する） なお、第９図中の符号１５はレベル変換器、１
６は緩衝増幅器をそれぞれ示している。
このように、第２実施例では、端子T10から広
帯域に亘る微小ステツプの周波数（50.00000〜
79.99999MHz）を得ることができ、第２実施例で
の他の作用効果は、第１実施例とほぼ同様であ
る。
帯域に亘る微小ステツプの周波数（50.00000〜
79.99999MHz）を得ることができ、第２実施例で
の他の作用効果は、第１実施例とほぼ同様であ
る。
なお、本発明の周波数シンセサイザは、周波数
シンセサイザの応用機器の他に、その周波数を調
整して、中間周波数が50MHzの受信機の局部発振
として使用すれば、受信周波数は０〜30MHzのい
わゆるゼネラルカバー受信機ができる。
シンセサイザの応用機器の他に、その周波数を調
整して、中間周波数が50MHzの受信機の局部発振
として使用すれば、受信周波数は０〜30MHzのい
わゆるゼネラルカバー受信機ができる。
さらに、周波数コントロールにマイクロコンピ
ユータを使用すれば、番組予約などやサーチ機
能、あらゆる放送局の自動呼び出しなどができ、
送信機と組み合わせたりすると、無人の無線局も
可能である。
ユータを使用すれば、番組予約などやサーチ機
能、あらゆる放送局の自動呼び出しなどができ、
送信機と組み合わせたりすると、無人の無線局も
可能である。
また、周波数シンセサイザを使用することによ
り、キースイツチをおすだけで使用できるスペク
トラムアナライザができる。
り、キースイツチをおすだけで使用できるスペク
トラムアナライザができる。
以上詳述したように、本発明の周波数シンセサ
イザによれば、基準周波数信号を出力する基準周
波数発振器と、同基準周波数発振器からの基準周
波数信号を受けて同じ周波数、かつ、相互に位相
差が90゜である２つの基準周波数信号を出力する
位相変換器とをそなえ、微小ステツプ周波数信号
を出力する微小ステツプ周波数信号発生器と、同
微小ステツプ周波数信号発生器からのステツプ周
波数信号を受けて同じ周波数、かつ、相互に位相
差が90゜である２つのステツプ周波数信号を出力
する遅延回路と、同遅延回路からの各ステツプ周
波数信号をそれぞれ受けて正弦波信号を出力する
第１および第２のフイルタと、上記基準周波数信
号のうち位相の進んだものと上記正弦波信号のう
ち位相の遅いものとを受けて変調を行なう第１の
平衡変調器と、上記基準周波数信号のうち位相の
遅いものと上記正弦波信号のうち位相の進んだも
のとを受けて変調を行なう第２の平衡変調器とが
設けられるとともに、上記の第１および第２の平
衡変調器の出力端が出力端子にそれぞれ接続して
いるという簡素な構成で、次のような効果ないし
利点を得ることができる。
イザによれば、基準周波数信号を出力する基準周
波数発振器と、同基準周波数発振器からの基準周
波数信号を受けて同じ周波数、かつ、相互に位相
差が90゜である２つの基準周波数信号を出力する
位相変換器とをそなえ、微小ステツプ周波数信号
を出力する微小ステツプ周波数信号発生器と、同
微小ステツプ周波数信号発生器からのステツプ周
波数信号を受けて同じ周波数、かつ、相互に位相
差が90゜である２つのステツプ周波数信号を出力
する遅延回路と、同遅延回路からの各ステツプ周
波数信号をそれぞれ受けて正弦波信号を出力する
第１および第２のフイルタと、上記基準周波数信
号のうち位相の進んだものと上記正弦波信号のう
ち位相の遅いものとを受けて変調を行なう第１の
平衡変調器と、上記基準周波数信号のうち位相の
遅いものと上記正弦波信号のうち位相の進んだも
のとを受けて変調を行なう第２の平衡変調器とが
設けられるとともに、上記の第１および第２の平
衡変調器の出力端が出力端子にそれぞれ接続して
いるという簡素な構成で、次のような効果ないし
利点を得ることができる。
(1) 合成周波数のうち周波数（1−2）の成分が
現われないので、微小ステツプ周波数2はかな
り低い周波数に設定することができる。
現われないので、微小ステツプ周波数2はかな
り低い周波数に設定することができる。
(2) 電圧制御発振器の周波数は、比較的低い周波
数を使えるので、回路にCMOSタイプのICを
使うことができ、消費電力を少くすることがで
き、回路も高周波数用の部品を使わなくてもよ
いので、小型化、低価格化が可能となる。
数を使えるので、回路にCMOSタイプのICを
使うことができ、消費電力を少くすることがで
き、回路も高周波数用の部品を使わなくてもよ
いので、小型化、低価格化が可能となる。
(3) 高価で調整のむずかしいフイルタを必要とし
ないので、この点からも小型化、低価格化が可
能となる。
ないので、この点からも小型化、低価格化が可
能となる。
(4) 基準周波数を低くするとともに、応答速度を
速くすることができる。
速くすることができる。
(5) ２つの平衡変調器と位相変調器とが用いられ
るので、イメージ周波数が除去され、出力には
目的とする周波数が高純度で得られるようにな
る。
るので、イメージ周波数が除去され、出力には
目的とする周波数が高純度で得られるようにな
る。
第１図ａ〜ｄおよび第２図のいずれも従来の位
相同期回路PLLを用いた周波数シンセサイザの
ブロツク図、第３図は周波数混合器を示すもの
で、第４図は本発明の第１実施例としての周波数
シンセサイザの要部を示すブロツク図であり、第
５〜１０図は本発明の第２実施例としての周波数
シンセサイザの具体例を示すもので、第５，６図
はそれぞれ本発明の部分に関するブロツク図およ
び電気回路図、第７，８図はそれぞれそのPLL
サブブロツクのブロツク図および電気回路図、第
９，１０図はそれぞれPLLメインブロツクのブ
ロツク図および電気回路図である。 １……基準周波数発振器（OSC）、２……位相
変換器、３ａ……第１の変調器としての平衡変調
器、３ｂ……第２の変調器としての平衡変調器、
４……微小ステツプ周波数信号発生器としての
10KHzステツプ用シンセサイザ、５，５′……
１／250分周器、６ａ，６ｂ……遅延回路として
のＤ−フリツプフロツプ、７ａ……第１のフイル
タ（LPF）、７ｂ……第２のフイルタ（LPF）、
７ｃ……ローパスフイルタ、８……増幅器、９…
…周波数混合器（MIX）、１０……バンドパスフ
イルタ（BPF）、１１……位相比較器、１２……
分周器、１３……ローパスフイルタ（LPF）、１
４……電圧制御発振器（VCO）、１５……レベル
変換器、１６……緩衝増幅器。
相同期回路PLLを用いた周波数シンセサイザの
ブロツク図、第３図は周波数混合器を示すもの
で、第４図は本発明の第１実施例としての周波数
シンセサイザの要部を示すブロツク図であり、第
５〜１０図は本発明の第２実施例としての周波数
シンセサイザの具体例を示すもので、第５，６図
はそれぞれ本発明の部分に関するブロツク図およ
び電気回路図、第７，８図はそれぞれそのPLL
サブブロツクのブロツク図および電気回路図、第
９，１０図はそれぞれPLLメインブロツクのブ
ロツク図および電気回路図である。 １……基準周波数発振器（OSC）、２……位相
変換器、３ａ……第１の変調器としての平衡変調
器、３ｂ……第２の変調器としての平衡変調器、
４……微小ステツプ周波数信号発生器としての
10KHzステツプ用シンセサイザ、５，５′……
１／250分周器、６ａ，６ｂ……遅延回路として
のＤ−フリツプフロツプ、７ａ……第１のフイル
タ（LPF）、７ｂ……第２のフイルタ（LPF）、
７ｃ……ローパスフイルタ、８……増幅器、９…
…周波数混合器（MIX）、１０……バンドパスフ
イルタ（BPF）、１１……位相比較器、１２……
分周器、１３……ローパスフイルタ（LPF）、１
４……電圧制御発振器（VCO）、１５……レベル
変換器、１６……緩衝増幅器。
Claims (1)
- １ 基準周波数信号を出力する基準周波数発振器
と、同基準周波数発振器からの基準周波数信号を
受けて同じ周波数、かつ、相互に位相差が90゜で
ある２つの基準周波数信号を出力する位相変換器
とをそなえ、微少ステツプ周波数信号を出力する
微少ステツプ周波数信号発生器と、同微少ステツ
プ周波数信号発生器からのステツプ周波数信号を
受けて同じ周波数、かつ、相互に位相差が90゜で
ある２つのステツプ周波数信号を出力する遅延回
路と、同遅延回路からの各ステツプ周波数信号を
それぞれ受けて正弦波信号を出力する第１および
第２のフイルタと、上記基準周波数信号のうち位
相の進んだものと上記基準周波数信号のうち位相
の遅いものとを受けて変調を行なう第１の平衡変
調器と、上記基準周波数信号のうち位相の遅いも
のと上記正弦波信号のうち位相の進んだものとを
受けて変調を行なう第２の平衡変調器とが設けら
れるとともに、上記の第１および第２の平衡変調
器の出力端が出力端子にそれぞれ接続しているこ
とを特徴とする、周波数シンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58142745A JPS6033737A (ja) | 1983-08-04 | 1983-08-04 | 周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58142745A JPS6033737A (ja) | 1983-08-04 | 1983-08-04 | 周波数シンセサイザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6033737A JPS6033737A (ja) | 1985-02-21 |
| JPH0251299B2 true JPH0251299B2 (ja) | 1990-11-07 |
Family
ID=15322585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58142745A Granted JPS6033737A (ja) | 1983-08-04 | 1983-08-04 | 周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6033737A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0569198U (ja) * | 1992-02-26 | 1993-09-17 | 株式会社フジクラ | スロットスペーサの送出部 |
-
1983
- 1983-08-04 JP JP58142745A patent/JPS6033737A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0569198U (ja) * | 1992-02-26 | 1993-09-17 | 株式会社フジクラ | スロットスペーサの送出部 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6033737A (ja) | 1985-02-21 |
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