JPH025161A - 二重化装置構成方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は情報処理装置に関し、特に二重化され虎主記憶
の内容を照合する装置の構成に関する。

（従来の技術） 従来、二重化された主記憶装置でその内容を照合するた
めには、主記憶装置へのアクセスを停止して不一致を検
出してい九。

（発明が解決しようとするｙＬｌｌり 上述した従来の二重化された主記憶装置でその内容を照
合するためには、主記憶装置へのアクセスを停止して不
一致を検出していたため、中央制御装置の待ち時間が長
く：１す、性能低下の要因となっていたとｂう欠点があ
つ虎。

本発明の目的は、二重化された主記憶装置のそれぞれに
あき時間を利用し念チェック用アドレスを設け、チェッ
ク用アドレスへのアクセスにより上記欠点を除去し、中
央制御装置の待ち時間を短縮できるように構成した二重
化装置構成方式を提供することにある。

（課題を解決するための手段） 本発明による二重化装置構成方式は、第１および第２の
主記憶装置と、第１および瀉２の中央制御装置とを備え
てＦｌｒｌｉ？よ・び第２の系くより二重化し、第１の
中央制御装置を動作させてｆａｌおよび第２の主記憶装
置からデータを読出すことができるように構成されたも
のである。

上記構成におｈて、第１訃よび第２の主記憶装置のそれ
ぞれはメモリブロックのほかに命令解読回路と、アドレ
ス生成手段と、不一致検出手段とを具備して構成した木
のである。

命令解読回路は、書込まれたデータの一致を保証する目
的で特定命令をデコードするためのものである。

アドレス生成手段は、特定命令をデコードしてアクセス
の有無を予測し、チェック用アドレスを生成するととも
に、チェック用アドレスの要求を他系へ送出するための
ものである。

不一致検出手段は、チェック用アドレスにより他系との
間でデータの一致性を検出するためのものである。

（実施例） 次に、本発明について図面を参照して説明する。

第１図は、本発明による二重化装置構成方式の一実施例
である情報処理装はを示すブロック図である。二重化装
置のため、片系をＯ系、他の系を１系とするｎｏ系にお
込て１０は第１の中央処理袋；ｌ、すなわち第１のＣＰ
Ｕ、２０は第１の主記憶装置である。

第１のＣＰＵＩ　Ｏと第１の主記憶装置２０との間は、
アドレス／データバスを形成する信号線３０と命令コー
ド読出し指示を与える信号線フ０とを介して接続されて
いる。

同様に、１系【おいて、１１は第２の中央制御装置、す
なわち第２のＣＰＵ、２１は第２の主記憶装置である。

１ＷＸ２のＣＰＵ１１と第２の主記憶装＠２１との間は
、アドレス／データバスを形成する信号線３１と命令コ
ード読出し指示を与える信号線７１を介して接続されて
いる。

θ系のＩＥＩの主記憶装置２０と１系の第２の主記憶装
置！２１との間は、データのコピー用と不−致ノチェッ
ク用とに構成されたアドレス／データバスを形成する信
号線３２と、コピー指示を与える信号＠ＳＯと、不一致
チェックの指示を与える信号１！６０．１：が接続され
ている。

１系の第２の主記憶装置ｔ２１と０系の第１のＣＰｏｌ
　Ｇとの間は、不一致を報告する癩号Ｍ４１により接続
され、同様に第１の主記憶装置２ｏと第２０ＣＰＵＩ　
１との間には不一致を報告する信号線４０により接続さ
れている。

第２図は、主記憶装ｆｉ２Ｇの内部を示すブロック図で
ある。

第２図Ｋｂいて、２００は第１のＣＰＵＩ　Ｑかラノメ
モリアクセス要求を受信するアクセス要求受付は回路、
２１０はＤＲＡＭ素子より成るメモリブロック、２２０
は特定命令をデコードするための命令解読回路、２３０
は不一致検出用のアドレス／データ制御回路、２４０は
相手系との間で７）”Ｌ／ス／データを送受信するなめ
のアドレス／データ送受信回路、２５０は不一致検出用
の不一致検出回路であり、これらの要素から第１の主記
憶装置２０が構成されている。

第３図は、デコーダのコピー動作を示す概念図であるｎ
第８図において、第１図および第２図と同様な要素には
同様な番号が付しである。また、第２の主記憶装ｆｆ１
２１において、２０１はアクセス要求受付は回路、２１
１はメモリブロック、２２１は命令解読回路、２３１は
アドレス／データ制御回路、２４１はアドレス／データ
送受信回路、２２！１は不一致検出回路である。

第８図において、第１のＣＰＵ１０からパス信号線３Ｇ
を介し、主記憶装置に対して書込み指示が送出されてい
るならば、コピー指示が信号線ＳＯを介し第２の主記憶
装置２１に送出される。

このとき、書込みアドレスと書込みデータトハバス信号
ＩｆｌＡ３２を介して第２の主記憶装［２１に送出され
、＠２の主記憶装置１２１では第１の主記憶装置２０か
らの指示釦従い、メモリに書込み動作を行なう。

このようにして、主記憶装置２０と主記憶装置２１とに
は、同一のアドレスに同一のデータが書込まれることに
なる。

＠４図は、本発明における命令実行時の動作を示すフロ
ーチャートである。

第１のＣＰＵ１０が命令を実行しようとして、命令コー
ド読出し指示を与える信号線７０を介して指示を送出す
るとともに、第１の主記憶装置２０の指定アドレスを読
む。

読出された請合コードは、命令解読回路２２０でデコー
ドされる。命令がメモリアクセスのなｈ命令であれば、
命令解読回路２２０は直ちにデータの不一致を検出する
なめ、不一致検出回路２５０を起動する。不一致検出回
路２５０は内部にアドレスカウンタを有し、メモリブロ
ック２１０に空きアドレスがあるならば、空きに応じて
そのアドレスカウンタからチェック用アドレスが出力さ
れ、第１の主記憶装置２１Ｇからデータが読出される。

チェック用アドレスと読出されたデータとはバス信号＠
３２を介して不一致検出回路２８Ｑに加えられ、これに
よって不一致検出回路２５０は信号ＩＩＡＳＯを介して
不一致チェックの指示を相手の系に送信する。

相手系ではチェックアドレスを受信シ、内部のメモリブ
ロック２１１の内容を読出し、バス信号線３２を介して
送信されてきたリードデータとの一致／不一致をチェッ
クする。不一致の場合には、信号線４１を介して不一致
であることを命令実行中のＣＰＵＫ報告する。

第５図は、上記命令の読出し時の動作を示す概念図であ
る。、第５図においては、各要素に、ｔａ１図〜＠８図
と同様な番号を付しである。

命令読出し時に特定命令、すなわち即刻にはメモリアク
セスの必要がない旨を表わす命令が読出されたものと判
断すると、アドレス／データ送受信回路２４０からアド
レスが出力され、バス信号線３２を介してアドレスが送
信される。同時に、上記アドレスでメモリブロック２１
０のＤＲＡＭＲＡＭ素子力量されたデータも、バス信号
線３２を介して第２の主記憶装置２１に送られる。これ
Ｋよって、不一致チェックの指示が信号線６０を介して
第２の主記憶装置２１に送信される。

一方、第２の主記憶装置２１ではチェックの指示に従い
、受信されたチェックアドレスでメモリブロック２１１
のＤＲＡＭ素子からデータを読出す。読出され九データ
と、受信されたチェックデータとが一致して＾るか否か
を不一致検出回路２５１で照合し、不一致の場合には信
号線１１を介して不一致であることを命令実行中の第１
のＣＰＵＩ　Ｏに報告する。

（発明の効果） 以上説明したように本発明は、主記憶装置内に命令解読
回路を有し、特定命令によって主記憶装置のあきを予想
し、これを使ってチェック用アドレスを生成して二重化
された主記憶装置の照合タイミングを起動することによ
り、主記憶装置のあき時間を使ってＣＰＵの処理能力を
損なうことなく二重化された主記憶ａｍの内容を照合す
ることができるという効果がある。

【図面の簡単な説明】

第１図は、本実施例における情報処理装置のブロック図
である。 第２図は、ｔａ１図に示す主記憶装置のブロック図であ
る、 ｆａｓ図は、本実施例でのコピー動作の概念図である。 第４図は、命令読出し動作時の動作を示すフローチャー
トである。 第５図は、本実施例での命令読出し時に不一致を検出す
る概念図である。 １０．１１・・・中央制御製電 ２０．２１φ・・主記憶装置 ２００．２０１・・・アクセス要求受付は回路２１０．
２１１・響・メモリブロック ２２０．２２１・・拳命令解読回路 ２３０．２３１．争９アドレス／データ制却回路 ２４０．２４１０・・アドレス／データ送受信回路 ２５０．２８１・・−不一致検出回路 ３０〜３２．４０ ，４１ ．５０ 、フ０ 、フ１ ＠信号線 特 許 出 願 人 日本電気株式会社

Claims (1)

【特許請求の範囲】
1. 第１および第２の主記憶装置と第１および第２の中央制
   御装置とを備えて第１および第２の系により二重化し、
   前記第１の中央制御装置を動作させて前記第１および第
   ２の主記憶装置にデータを書込み、前記第１の主記憶装
   置から前記データを読出すことのできるように構成され
   た二重化装置構成において、前記第１ならびに第２の主
   記憶装置のそれぞれはメモリブロックとともに前記書込
   まれたデータの一致を保証する目的で特定命令をデコー
   ドするための命令解読回路と、前記特定命令をデコード
   してアクセスの有無を予測し、チェック用アドレスを生
   成するとともに、チェック用アドレスの要求を他系へ送
   出するためのアドレス生成手段と、前記チェック用アド
   レスにより前記他系との間で前記データの一致性を検出
   するための不一致検出手段とを具備して構成したことを
   特徴とする二重化装置構成方式。