JPH0619633A - 二重化システムにおける信号処理方式 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 二重化システムにおける信号方式に関し、Ｃ
ＰＵから各チャネルへのコマンド発信・データ転送を１
回ずつで済むようにし、システムバスの占有率を小さく
して全体の性能向上を図る。 【構成】 ＣＰＵ１０にＤＭＡ手段１０１を設け、シス
テムバス２を介して接続され、二重化されたチャネル３
０，４０に現用／待機モードを設定する手段３０１，４
０１とチャネル識別子設定手段３０２，４０２を設け、
チャネル毎にアドレス設定手段３０３，４０３を設け
る。ＣＰＵからの書き込みにはチャネル３０，４０で同
一アドレスに設定し、読出し時のアドレスは異ったアド
レスに設定。コマンドやデータ書込み後のバス２への確
認応答は現用チャネルのみが行い、コマンドまたはデー
タの受信完了時におけるＣＰＵ１０への確認応答は現用
及び待機用の両方のチャネルが自己の識別子を使用して
行う構成とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えばＣＰＵとチャネ
ルがシステムバスで接続され、上記チャネルを二重化し
て電子計算機の高信頼化を図る二重化システムにおける
信号処理方式に関する。

【０００２】

【従来の技術】電子計算機の信頼性向上を図る手段の１
つとして二重化システムがある。これは例えばＣＰＵに
対してファイルチャネルなどを二重化して、通常は一方
のファイルチャネルを使用し、そのファイルチャネルの
異常時に他方のファイルチャネルを使用するというもの
である。

【０００３】図７はファイルチャネルを二重化した従来
の具体例を示すものである。同図は電子計算機システム
において、ファイルチャネルとハードディスクを二重化
した例を示すものであり、１はＣＰＵ、２はシステムバ
ス、３，４はファイルチャネル、５，６はハードディス
クである。

【０００４】上記ＣＰＵ１において、１１はプロセッ
サ、１２は内部バス、１３は主記憶部、１４はシステム
バスインタフェースである。また、ファイルチャネル
３，４は同一構成となっており、ファイルチャネル３は
プロセッサ３１、内部バス３２、バッファメモリ３３、
システムバスインタフェース３４、ＤＭＡ（Direct Mem
ory Access) コントローラ３５、プロセッサ３１の動作
プログラム格納用のＲＯＭ３６、ＳＣＳＩ（Small Comp
uter System Interface)などのＩ／Ｏインタフェース３
７で構成され、ファイルチャネル４も同様に、プロセッ
サ４１、内部バス４２、バッファメモリ４３、システム
バスインタフェース４４、ＤＭＡコントローラ４５、Ｒ
ＯＭ４６、Ｉ／Ｏインタフェース４７から構成されてい
る。

【０００５】このような構成において、主記憶部１３内
のデータをハードディスク５，６に書き込む場合は、ハ
ードディスク５，６の双方への書き込みを行い、これら
ハードディスク５，６に書き込まれた内容は、常時一致
させておく。一方、ハードディスク５，６に書き込まれ
た内容をＣＰＵ１の主記憶部１３に読み出す場合は、ハ
ードディスク５，６のいずれか一方を現用側、他方を待
機側とし、通常時は現用側のハードディスクからデータ
の読み出しを行い、現用側に異常があったときは待機側
のハードディスクからデータを読み出すようにしてい
る。２つのハードディスク５，６が同時に異常発生とな
る確率はきわめて小さいので、このような方式を採用す
ることで信頼性の向上が図れる。

【０００６】上記主記憶部１３の内容をハードディスク
５，６に書き込む操作は具体的には次のように行われ
る。まず、ＣＰＵ１はファイルチャネル３，４に対し
て、主記憶部１３からハードディスク５，６への書き込
みを指令する。具体的には、プロセッサ１１がコマンド
を送出するが、このコマンドはシステムバスインタフェ
ース１４からシステムバス２を経由してファイルチャネ
ル３，４に送られ、ファイルチャネル３側においては、
上記コマンドはシステムバスインタフェース３４を介し
てバッファメモリ３３に書き込まれる。また、ファイル
チャネル４側においては、システムバスインタフェース
４４を介してバッファメモリ４３に書き込まれる。

【０００７】これによりファイルチャネル３側のプロセ
ッサ３１はバッファメモリ３３に書き込まれたコマンド
を解読し、それが主記憶部１３からハードディスク５へ
の書き込み指令であることを知ると、ＤＭＡコントロー
ラ３５を起動して、主記憶部１３内のデータをバッファ
メモリ３３に転送する。そして次に、プロセッサ３１は
Ｉ／Ｏインタフェース３７のＤＭＡを起動して、バッフ
ァメモリ３３からハードディスク５へのデータ転送を行
う。

【０００８】このデータ転送が終了すると、プロセッサ
３１はコマンドの終了情報をバッファメモリ３３に格納
し、ＤＭＡコントローラ３５を起動してそのコマンドの
終了情報を主記憶部１３へ転送する。

【０００９】一方、ファイルチャネル４側においても、
上記ファイルチャネル３側と同様、プロセッサ４１は、
主記憶部１３からバッファメモリ４３にデータ転送を行
ったのち、バッファメモリ４３からハードディスク６へ
データを転送する。このデータ転送終了後、プロセッサ
４１はコマンドの終了情報をバッファメモリ４３に格納
し、ＤＭＡコントローラ４５を起動して、そのコマンド
終了情報を主記憶部１３へ転送する。

【００１０】ＣＰＵ１はファイルチャネル３，４の両方
からの終了情報を受信して初めて、主記憶部１３からハ
ードディスク５，６へのデータ書き込みが終了したもの
と判断する。

【００１１】以上がＣＰＵ１の主記憶部１３からハード
ディスク５，６へのデータ書き込み操作手順であるが、
ハードディスク５，６から主記憶部１３へのデータ読み
出し操作手順は、次のようにして行われる。

【００１２】ここではファイルチャネル３とハードディ
スク５を現用側、ファイルチャネル４とハードディスク
６を待機側とすると、ＣＰＵ１は現用側にのみコマンド
を発信し、待機側には発信しない。しかし、現用側から
の終了情報が異常終了であった場合、あるいは現用側の
終了情報を受信できなかった場合は、直ちに待機側にも
同様の読みだしコマンドを発信し、現用に代えて待機側
に読み出し処理を代替させる。

【００１３】

【発明が解決しようとする課題】このような二重化シス
テムは、信頼性の向上を図れる利点があるが、上記した
従来の二重化システムにおける信号処理方式では、次の
ような問題点がある。

【００１４】すなわち、従来方式では、ＣＰＵ１からフ
ァイルチャネル３，４へのコマンド発信と、ＣＰＵ１の
主記憶部１３からファイルチャネル３，４の各バッファ
メモリ３３，４３へのデータ転送がそれぞれ２回行われ
るので、二重化しない場合に比べて、ディスクアクセス
の性能が低下するとともに、システムバス２の占有率が
増大することから、計算機システム全体の性能の低下に
つながる問題がある。

【００１５】本発明は、二重化を行う場合であっても、
ＣＰＵから各チャネルへのコマンド発信と、ＣＰＵ内の
主記憶部から各チャネルのバッファメモリへのデータ転
送を１回づつで済むようにし、システムバスの占有率を
小さくしてシステム全体の性能の向上を図れる二重化シ
ステムにおける信号処理方式を実現することを目的とす
る。

【００１６】

【課題を解決するための手段】図１は、本発明原理を説
明するブロック図であり、ＣＰＵ１０とチャネル３０，
４０がシステムバス２で接続され、ＣＰＵ１０に対して
チャネル３０，４０が二重化された構成となっている。

【００１７】上記、ＣＰＵ１０はＤＭＡ手段１０１を有
し、また、チャネル３０，４０は現用側モードと待機側
モードを設定するモード設定手段３０１，４０１と、そ
れぞれのチャネルを識別するための識別子（IDentifir
e, 以下ＩＤという）を設定するＩＤ設定手段３０２，
４０２とを設け、さらにチャネル３０，４０に設けられ
たバッファメモリ（図示せず）に対して書き込み時と読
み出し時の２つの異なるアドレスを設定するアドレス設
定手段３０３，４０３を設ける。

【００１８】そして、上記チャネル３０，４０はモード
設定手段３０１，４０１により、現用側であるか待機側
であるかのモード設定を行い、ここではチャネル３０を
現用側、チャネル４０を待機側とする。また、チャネル
３０，４０はＩＤ設定手段３０２，４０２によりチャネ
ル識別用のＩＤをそれぞれ設定するとともに、アドレス
設定手段３０３，４０３により、書き込み時のアドレス
を、チャネル３０，４０が同一アドレスとなるように設
定し、読み出し時のアドレスを、チャネル３０，４０で
異なるように設定しておく。

【００１９】

【作用】このような設定を行ったのち、ＣＰＵ１０の主
記憶部（図１においては図示せず）に格納されているデ
ータをチャネル３０，４０に接続されたデータ格納手段
（図１においては図示せず）に書き込む動作は次のよう
に行われる。

【００２０】ＣＰＵ１０からのコマンド発信は、システ
ムバス２を経由してチャネル３０に対して行われ、その
コマンドはチャネル３０に書き込まれるが、書き込み時
のアドレスはチャネル３０，４０がともに同一アドレス
となっているため、上記コマンドはチャネル４０にも同
時に書き込まれる。このとき、チャネル４０は待機側で
あり、ＣＰＵ１０の書き込みに対するシステムバス２上
の確認応答はこのチャネル４０からは出力されないよう
になっており、現用側のチャネル３０のみがシステムバ
ス２上の確認応答を行う。そして、コマンド受信後、チ
ャネル３０，４０からのＣＰＵ１０に対するデータ受信
可の応答は、チャネル３０，４０が自己のＩＤを使用し
て通知する。

【００２１】これにより、ＣＰＵ１０はＤＭＡ手段１０
１を使用して、主記憶部からデータをチャネル３０に送
出し、チャネル３０のバッファメモリに書き込むが、そ
のデータは上記コマンド同様、チャネル４０のバッファ
メモリにも書き込まれる。その後、チャネル３０，４０
は書き込まれたデータをそれぞれのチャネルに接続され
たデータ格納手段に転送する。そして、チャネル３０，
４０は処理完了のメッセージを、自己のＩＤを使用して
ＣＰＵ１０に通知する。

【００２２】一方、ＣＰＵ１０が上記データを読み出す
場合、ＣＰＵ１０からの読み出しのコマンドは、チャネ
ル３０，４０の両方に同時に書き込まれる。そして、各
チャネル３０，４０に接続されたデータ格納手段内のデ
ータは、対応するチャネルに転送されるが、チャネルか
らＣＰＵ１０へのデータ転送は、現用側のチャネル３０
のみが行う。なお、現用側チャネル３０に異常があった
場合は、待機側チャネル４０からの読み出しを行う。

【００２３】したがって、二重化の場合であっても、Ｃ
ＰＵから各チャネルへのコマンド発信とデータ転送が１
回づつで済む。

【００２４】

【実施例】次に本発明の実施例を説明する。図２は本発
明の第１の実施例を示すブロック図であり、図１と同一
部分には同一符号を付してある。またこの実施例では、
チャネルとしてファイルチャネルを用いた例を示してお
り、基本的な構成としては、前記従来方式の説明を行っ
た図７と同じであるが、図７と異なるのは、ＣＰＵ１０
（図７ではＣＰＵ１に対応）にＤＭＡコントローラ１５
を設けたことと、チャネル（実施例ではファイルチャネ
ルとして説明する）３０，４０（図７ではファイルチャ
ネル３，４に対応）のシステムバスインタフェース３
４，４４を図３で示すような構成としたことであり、他
の構成要素は図７と同一であるため、同一部分には同一
符号を付すことにより、機能などの説明は省略する。な
お、図２におけるファイルチャネル３０，４０の各シス
テムバスインタフェースは以降、システムバスインタフ
ェース３４１，４４１として説明する。

【００２５】上記システムバスインタフェース３４１，
４４１は、図３に示すように、システムバス２のレシー
バ５１，５２，５３、システムバス２のドライバ（ナン
ドゲート）５４、モード／ＩＤ設定レジスタ５５、イン
バータ５６、アドレスコンパレータ５７、ナンドゲート
５８、セレクタ５９、アドレス設定器６０，６１で構成
されている。このような構成において、上記システムバ
スインタフェース３４１、４４１は、従来のシステムバ
スインタフェース３４，４４に対して、図３における点
線で囲った部分、すなわちモード／ＩＤ設定レジスタ５
５，インバータ５６，ナンドゲート５８，セレクタ５
９，アドレス設定器６０を追加した構成となっている。

【００２６】なお、図３において、Ｓ１はシステムバス
２のデータ信号、Ｓ２はシステムバス２のアドレス信
号、Ｓ３はシステムバス２のライト信号、Ｓ４，Ｓ７は
システムバス２の応答信号、Ｓ５はＩＤ信号、Ｓ６はバ
ッファメモリ選択信号である。

【００２７】このような構成において、ＣＰＵ１０のプ
ロセッサ１１は、まずイニシャル処理において、ファイ
ルチャネル３０，４０のモード／ＩＤ設定レジスタ５５
の設定を行う。ここで、上記モード／ＩＤ設定レジスタ
５５は具体的には図４のような、構成となっている。す
なわち、０ビット目から７ビット目までの８ビットを、
ＩＤを構成するＩＤ設定ビットとし、１５ビット目の１
ビットをモード設定ビットＭとしている。

【００２８】このモード設定ビットＭは、現用側のファ
イルチャネルであるか待機側のファイルチャネルである
かを設定するもので、このモード設定ビットＭが“１”
のときは現用側、“０”のときは待機側とする。

【００２９】ここでは、ファイルチャネル３０を現用側
としているので、システムバスインタフェース３４１
（ファイルチャネル３０側）におけるモード／ＩＤ設定
レジスタ５５のモード設定ビットＭを“１”とし、バス
インタフェース４４１（ファイルチャネル４０側）にお
けるモード／ＩＤ設定レジスタ５５のモード設定ビット
Ｍを“０”としておく。このモード／ＩＤ設定はＣＰＵ
１０がプログラムで設定することにより行う。

【００３０】また、上記モード／ＩＤ設定の他にシステ
ムバスインタフェース３４１，４４１のアドレス設定器
６０，６１のアドレスも予め設定しておく。図３では、
アドレス設定器６０，６１はマニュアルによる切り換え
設定を想定しているが、これは上記モード／ＩＤ設定レ
ジスタ５５と同様にシステムバス上のレジスタであって
も良い。このシステムバス上のレジスタである場合は、
モード／ＩＤ設定レジスタ５５と同様にＣＰＵ１０がプ
ログラムで設定することになる。このアドレス設定器６
０，６１は、ファイルチャネル３０，４０のバッファメ
モリ３３，４３に対するシステムバスアドレスを決定す
るためのものであり、それぞれのファイルチャネル３
０，４０に２つずつ設けられている理由は、コマンドま
たはデータをバッファメモリ３３，４３に書き込む場合
と、バッファメモリ３３，４３から読み出す場合とでア
ドレスを変えるためである。ここで今アドレス設定器６
０を書き込み用のアドレス設定器、アドレス設定器６１
を読み出し用のアドレス設定器とすれば、アドレス設定
器６０による設定アドレスは、ファイルチャネル３０と
ファイルチャネル４０とで同一アドレスに設定し、アド
レス設定器６１による設定アドレスは、ファイルチャネ
ル３０とファイルチャネル４０とで異なったアドレスに
設定しておく。

【００３１】上記のようにモード／ＩＤ設定レジスタ５
５及びアドレス設定器６０，６１を設定したものとし
て、次にＣＰＵ１０の主記憶部１３のデータをハードデ
ィスク５，６へ書き込む場合の動作を説明する。

【００３２】ＣＰＵ１０のプロセッサ１１は、現用側で
あるファイルチャネル３０のバッファメモリ３３へコマ
ンドの書き込みを行う。このとき、書き込み時のアドレ
スは前記したようにアドレス設定器６０により、ファイ
ルチャネル３０，４０が同一に設定されており、また、
ライト信号Ｓ３によりセレクタ５９はアドレス設定器６
０をセレクトするようになっている。このため、上記コ
マンドはファイルチャネル４０のバッファメモリ４３に
も同時に書き込まれる。ただしこの時、ファイルチャネ
ル４０はそのモード／ＩＤ設定レジスタ５５のモード設
定ビットＭが“０”（待機側）に設定されているので、
ナンドゲート５８によって、システムバス２上への確認
応答信号がシステムバス２に出力されるのを阻止されて
いる。したがって、このシステムバス２上への確認応答
は現用側のファイルチャネル３０のみが行う。なお、２
つのバッファメモリ３３，４３への同時書き込みは、シ
ステムバス２が同期バスであれば容易に実現できるが、
バッファメモリ３３への書き込みに対するシステムバス
２への応答は、バッファメモリ４３がプロセッサ４１に
よってアクセスされている場合を考慮したタイミングと
する必要がある。またシステムバス２への転送時間を短
くするために、バッファメモリ３３，４３に対するプロ
セッサ３１，４１のアクセスより、システムバスインタ
フェース３４１，４４１のバッファメモリ３３，３４に
対するアクセスを優先させる必要がある。

【００３３】ところで、上記ファイルチャネル３０は、
上記コマンドを受信すると、データ受信が可能であるこ
とを示す応答削除をＣＰＵ１０に対してメッセージで通
知する。このＣＰＵ１０に対するデータ受信可を示す応
答は待機側のファイルチャネル４０も同様に行う。この
とき、ＣＰＵ１０が受信する上記ファイルチャネル３
０，４０からの各々のメッセージが、いずれのファイル
チャネルからのものかを区別するために前記ＩＤを用い
る。このＩＤは前記したように、モード／ＩＤ設定レジ
スタ５５におけるＩＤ設定ビットの８ビットで構成され
るチャネル識別符号であり、ファイルチャネル３０，４
０に対応して予め定めておく。

【００３４】ＣＰＵ１０はファイルチャネル３０，４０
の両方からのメッセージを受信すると、ＤＭＡコントロ
ーラ１５を起動して、主記憶部１３からバッファメモリ
３３に対してデータの書き込みを行うが、この場合も前
記コマンド送出時と同様に、待機側ファイルチャネル４
０のバッファメモリ４３にも同一のデータの書き込みを
行う。

【００３５】これによりファイルチャネル３０，４０
は、その後、それぞれのバッファメモリ３３，４３から
ハードディスク５，６に対してディスク転送を行い、コ
マンド処理完了のメッセージをＣＰＵ１０に対してそれ
ぞれ通知する。ＣＰＵ１０はファイルチャネル３０，４
０の両方のコマンド処理完了メッセージを受信すること
により、ハードディスク５，６へのデータの書き込みが
完了したとみなす。

【００３６】一方、ハードディスク５，６のデータを主
記憶部１３へ読み出す場合、データ読み出しのコマンド
は、ファイルチャネル３０，４０の両方に書き込まれ
る。そして、ハードディスク５，６からのバッファメモ
リ３３，４３へのデータの読み出しは、ファイルチャネ
ル３０，４０の両方が行うが、バッファメモリから主記
憶部１３へのデータ転送は現用側のファイルチャネル３
０のみが行い、待機側のファイルチャネル４０は行わな
い。

【００３７】ここで現用側のファイルチャネル３０に故
障が発生した場合は、ＣＰＵ１０は待機側のファイルチ
ャネル４０を現用側に設定変更し、ファイルチャネル４
０に処理続行のコマンドを発信する。この現用／待機の
モード設定は前記したように、モード／ＩＤ設定レジス
タ５５において、モード設定ビットＭを“１”から
“０”あるいは“０”から“１”と書き換えることによ
り行う。

【００３８】以上のようにこの実施例によれば、ＣＰＵ
１０からファイルチャネル３０，４０へのコマンド発信
時、あるいは主記憶部１３から各ファイルチャネル３
０，４０のバッファメモリ３３，４３へのデータ書き込
み時、コマンドあるいはデータを２つのファイルチャネ
ル３０，４０に同時に書き込むようにし、この時のシス
テムバス上への確認応答は現用側のファイルチャネル３
０のみが行い、またコマンドあるいはデータの受信完了
時点でのＣＰＵ１０に対するメッセージによる確認応答
は、それぞれのファイルチャネル３０，４０が自己のＩ
Ｄを使用して行うようにしている。したがって、ファイ
ルチャネルを二重化した場合でも、コマンド発行とデー
タ転送は１回づつで済む。

【００３９】図５は本発明の第２の実施例を示すもの
で、図５が図２と異なる部分は、ファイルチャネル３
０，４０の内部バス３２，４２をトランシーバ３８，４
８で分離したバス上に、もう１つのバッファメモリ３
９，４９を設けたことである。この第２の実施例では、
ファイルチャネル３０，４０のそれぞれのバッファメモ
リ３９，４９は書き込み時におけるアドレスが同一に設
定されている。また、このバッファメモリ３９，４９
は、データバッファ専用とし、システムバス２との間で
のデータ転送中は、プロセッサ３１，４１はデータバッ
ファ３９，４９をアクセスしないものとする。

【００４０】この第２の実施例によれば、ファイルチャ
ネル３０がシステムバス２への確認応答信号を帰すタイ
ミングは、２つのファイルチャネル３０，４０のそれぞ
れのバッファメモリ３９，４９のアクセスタイムのバラ
ツキだけを考慮すれば良く、システムバス２への転送を
高速化できる。

【００４１】図６は本発明の第３の実施例を示すもの
で、上記第２の実施例（図５）において、ファイルチャ
ネル３０，４０のＤＭＡコントローラ３５，４５を除去
したものである。前記第１の実施例では、コマンドやデ
ータの受信完了時にファイルチャネル３０，４０がＤＭ
Ａコントローラ３５，４５を使用してメッセージをＣＰ
Ｕ１０に通知していたが、この第３の実施例では、ファ
イルチャネル３０，４０はバッファメモリ上にステータ
スを表示するだけとし、ＣＰＵ１０がそのステータスを
システムバス２より検知するという方式としている。

【００４２】また、この第３の実施例では、ハードディ
スク５，６から主記憶部１３へのデータ読み込みの場合
も、バッファメモリから主記憶部１３への転送は、ＣＰ
Ｕ１０上のＤＭＡコントローラ１５が行う。

【００４３】このようにすることで、ファイルチャネル
３０，４０からＤＭＡコントローラ３５，４５を除去で
きるもので、これによりコストダウンを図ることができ
る。また、現用側に故障があった場合、待機側に新たな
コマンドを発信することなく、直ちに待機側のバッファ
メモリを読み出すことができるので、現用側の故障時に
おける待機側の読み出しを高速に行うことができる。

【００４４】なお、上記各実施例においては、チャネル
としてファイルチャネルを用いた側について説明した
が、本発明はファイルチャネルに限定されるものではな
く、例えば通信制御チャネルや画像処理チャネルなどに
も適用できる。また、ＣＰＵを二重化するような場合で
も、データ転送に関しては本発明を適用することが可能
である。

【００４５】

【発明の効果】本発明によれば、例えばＣＰＵとチャネ
ルがシステムバス接続され、上記チャネルを二重化した
電子計算機の二重化システムにおいて、ＣＰＵから各チ
ャネルに対するシステムバス経由のコマンド発行及びデ
ータ転送が１回づつで済むので、システムバスの占有率
を小さくでき、システム全体の処理性能の向上を図るこ
とができる。

【図面の簡単な説明】

【図１】本発明の原理を説明するブロック図である。

【図２】本発明の第１の実施例を示すブロック図であ
る。

【図３】図２におけるシステムバスインタフェース３４
１，４４１の構成図である。

【図４】図２におけるモード／ＩＤ設定レジスタの具体
例を示す図である。

【図５】本発明の第２の実施例を示すブロック図であ
る。

【図６】本発明の第３の実施例を示すブロック図であ
る。

【図７】従来の二重化システムにおける信号処理方式を
説明するブロック図である。

【符号の説明】

１０ ＣＰＵ ３０，４０ チャネル １０１ ＤＭＡ手段 ３０１，４０１ モード設定手段 ３０２，４０２ ＩＤ設定手段 ３０３，４０３ アドレス設定手段

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵ（１０）と、このＣＰＵに対して
   二重化されたチャネル（３０，４０）がシステムバス
   （２）で接続され、一方のチャネルを現用側、他方のチ
   ャネルを待機側とした二重化システムにおける信号処理
   方式において、 前記ＣＰＵ（１０）にＤＭＡ（Direct Memory Access)
   手段（１０１）を設けるとともに、前記各チャネル（３
   ０，４０）に現用側モードと待機側モードを設定するモ
   ード設定手段（３０１，４０１）及びチャネル識別用の
   識別子設定手段（３０２，４０２）を設け、さらに各チ
   ャネル（３０，４０）に対する前記ＣＰＵ（１０）から
   のコマンドまたはデータの書き込み時と読み出し時のそ
   れぞれのアドレスを各チャネル毎に設定できるアドレス
   設定手段（３０３，４０３）を設け、 前記ＣＰＵ（１０）から各チャネル（３０，４０）への
   コマンド書き込み時及びＣＰＵ（１０）がＤＭＡ手段
   （１０１）を用いて各チャネル（３０，４０）内のそれ
   ぞれのバッファメモリへのデータ書き込み時における書
   き込みアドレスを、各チャネルとも同一アドレスに設定
   するとともに、上記各チャネルからのデータ読み出し時
   における読み出しアドレスは、各チャネルで異なったア
   ドレスに設定し、 ＣＰＵ（１０）からのコマンド及びデータが各チャネル
   （３０，４０）に同時に書き込まれたのち、チャネル側
   からＣＰＵへのシステムバス（２）上の確認応答は、現
   用側に設定されたチャネルが行い、コマンドあるいはデ
   ータの受信完了時点でのメッセージによるＣＰＵ（１
   ０）への確認応答は、前記チャネル識別子を用いて両方
   のチャネルが共に行うようにしたことを特徴とする二重
   化システムにおける信号処理方式。
2. 【請求項２】 前記コマンドまたはデータの受信完了確
   認を、各チャネル（３０，４０）が、これらチャネル内
   のバッファメモリ上にステータス表示を行い、ＣＰＵ
   （１０）がシステムバス（２）により、そのステータス
   を検知することにより行うことを特徴とする請求項１記
   載の二重化システムにおける信号処理方式。