JPH0342746A - 二重化装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は情報処理装置に関し、特に二重化された記憶装
置の内容の照合装置に関する。

（従来の技術） 従来、二重化された主記憶装置間で内容の照合を行うた
め、中央制御装置により主記憶から読出されたアドレス
をもとにして、片方の記憶装置から読出された内容を他
方の主記憶装置から読出された内容と比較照合する方式
が公知であ゛る。しかし、中央制御装置から主記憶装置
の内容を読出すときに使用されたアドレスと、読出され
たデータとを受信し、その後、い豊一方の主記憶装置か
ら読出されたデムタとが一致しているかを照合しなけれ
ばならない。このとき、中央制御装置が読出し／書込み
する以上の速さで両データの照合を実行しなければなら
ない。中央制御装置の読出し／書込み速度より照合速度
が遅い場合には、中央制御装置のアクセス速度を制限し
なければならない。

（発明が解決しようとする課題） 上述した従来の二重化された主記憶装置を含むシステム
では、二重化された主記憶装置間で内容の照合を行うた
めに中央制御装置の性能の限界要因になっていた。この
結果、中央制御装置がいかに高速に命令を実行できても
、一致／不一致の照合試験を実現するために中央制御装
置の動作クロックを低速化したシしているため、システ
ムの性能を低下させるという欠点がある。

本発明の目的は、主記憶装置が二重化されるとともに中
央制御装置が二重化されていて、中央制御装置のデータ
の読出し／書込みを片側の主記憶装置に対して行い、い
ま一方の主記憶装置に書込まれたデータをコピーするシ
ステムで、主記憶装置に当該コピーのためのアドレスと
データとを格納するためのバッファを有し、バッファに
コピーすべきデータがないときに両系のメモリ内容の一
致を保証するため、中央制御装置で読出されたアドレス
と読出しデータとを保持し、相手側の主記憶装置に送信
し、相手側の主記憶装置で不一致を検出すべきアドレス
とデータとを受信し、自系のメモリ内容を読出して他系
から送られたアドレスとデータとの一致／不一致を検出
し、不一致時には中央制御装置へ報告することにより上
記欠点を除去し、システム性能を低下させることがない
ように構成した二重化装置を提供することにある。

（課題を解決するための手段） 本発明による二重化装置は、二重化された中央制御装置
および二重化された主記憶装置を備え、第１の主記憶装
置でデータの読出し／書込みを行い、第２の主記憶装置
でデータのコピーを行うことができるように構成したも
のである。上記構成に釦いて、各主記憶装置はアドレス
／データ受信バッファ回路と、バッファ数Ｏ表示回路と
、照合起動／不一致検出回路とを具備して構成したもの
である。

アドレス／データ受信バラフッ回路は、データコピー用
のアドレス訃よびデータを格納するためのものである。

バッファ数Ｏ表示回路は、アドレス／データ受信バッフ
ァ回路にコピーすべきデータが存在しないときに当該状
態を示すためのものである。

照合起動／不一致検出回路は、アドレス／データ受信バ
ッファ回路にコピーすべきデータが存在しないときに、
両系のメモリ内容の一致を保証するため、中央制御装置
で読出されたアドレスと読出しデータとを保持し、相手
側の主記憶装置に送信するとともに、相手側の主記憶装
置からアドレスおよびデータを受信したときには自系の
メモリ内容を読出して他系から送出されたアドレス卦よ
びデータの一致／不一致を検出し、不一致時には中央制
御装置に報告するためのものである。

（実施例） 次に、本発明について図面を参照して説明する。

第１図は、本発明による二重化装置の一実施例を示すブ
ロック図である。

第１図において、１０．１１はそれぞれ中央制御装置、
２０．２１はそれぞれ主記憶装置である。

本実施例は二重化されているため、中央制御装置１０と
主記憶装置２０とにより第１の０系、中央制御装置１１
と主記憶装置２１とにより第２の１系が構成される。

０系にかいて中央制御装置１０と主記憶装置２０との間
はアドレス／データバス（ＢＵＳ　）を形成するため信
号線３０にょシ接続され、１系にｐいて中央制御装置１
１と主記憶装置２１との間はアドレス／データバス（、
ＢＵＳ）を形成するため信号線３１により接続されてい
る。

０系の主記憶装置２０と１系の主記憶装置２１とは、デ
ータコピー用にアドレス／　データバス（ＭＢＵＳ　）
を形成するため信号線３２により接続され、さらに信号
線３３により接続されている。

信号線３３は、コピー用バッファに入力されているアド
レス／データが０であることを示すＱＺＥＲＯ信号が乗
せられている。

１系の主記憶装置２１とθ系の中央制御装置１゜との間
はＵＮＭ信号を乗せるための信号線４１により接続され
、０系の主記憶装置２０と１系の中央制御装置１１との
間ｉｉＵＮＭ信号を乗せるための信号線４０により接続
されている。ＵＮＭ信号は、不一致である旨を中央制御
装置１０．１１に報告する信号である。

第２図は、第１図に示す主記憶装置２０の内部構成例を
示すブロック図である。

第２図に釦いて、２００はメモリアクセス受信回路、２
１０はＤＲＡＭ素子、２２０はアドレス／データ出力回
路、２３０はアドレス／データ受信バッファ回路、２４
０はバッファ数Ｏ表示回路、２５０は照合起動／不一致
検出回路である。

主記憶装置２０はメモリアクセス受信回路２００と、Ｄ
ＲＡＭ素子２１０と、アドレス／データ出力回路２２０
と、アドレス／データ受信バッファ回路２３０と、バッ
ファ数Ｏ表示回路２４０と、照合起動／不一致検出回路
２５０とから構成されている。

第３図は、第１図においてデータのコピー動作を示す概
念図である。

第３図にかいて、２００．２０１はそれぞれメモリアク
セス受信回路、２１０．２１１はそれぞれＤＲＡＭ素子
、２２０．２２１はアドレス／データ出力回路、２３０
．２３１はそれぞれアドレス／データ受信バッファ回路
、２４０．２４１はそれぞれバッファ数Ｏ表示回路、２
５０．２５１はそれぞれ照合起動／不一致検出回路であ
る。

中央制御装置１０から信号線３０を介して主記憶装置２
０に対して書込み指示が送出されると、書込み指示はメ
モリアクセス受信回路２００で受信される。主記憶装置
２１０にデータが書込１れると、同時にアドレス／デー
タ出力回路２２０から信号線３２を介して主記憶装置２
１に対し７て書込み指示が送出される。主記憶装置２１
では書込み指示、書込みアドレス、ならびに書込みデー
タがアドレス／データ受信バッファ回路２３１に格納さ
れる。

主記憶装置２１ではアドレス／データ受信バッファ回路
２３１に格納された書込み情報を取出し、主記憶装置２
１１に書込む。これにより、主記憶装置２０．２１には
同一のアドレスに同一のデータが書込１れる。

主記憶装置２１にアドレス／データ受信バッファ回路２
３１を備えることにより、主記憶装置２０．２１は非同
期に動作することが可能であり、コピーされる側では低
速でＤＲＡＭ素子を動作させ、中央制御装置１０．１１
が直接アクセスする系（すなわち実行系）ではＤＲＡＭ
素子を高速で動作させている。

実行系が高負荷ではないときには、実行系の書込み動作
も少ない。このとき、コピー用のアドレス／データ受信
バッファ回路２３１にバッファリングされている数はほ
とんど０である。このような場合、コピー用のアドレス
／データ受信バッファ回路２３１がオーバフローする１
でに時間的な余裕がある。一方、コピーされる側ではア
ドレス／データ受信バッファ回路２３０の内容が空であ
る。このときにメモリ内容の照合を行うことによって＼
実行系に影響を与えることなく主記憶内容間の照合チエ
ツクを行うことができる。

第４図は、第１図においてアドレス／データ受信バッフ
ァ回路の内容が空のときの動作を示す概念図である。

第４図において、第１図および第３図に示した要素には
、第１図によび第３図にかけるものと同様な番号が付し
である。

アドレス／データ受信バッファ回路２３１の内容が空の
ときにはデータが内部に存在しないため、この状態がバ
ッファ数０表示回路２４１により検出される。これによ
って、ＱＺＥＲＯ信号を乗せる信号線３３上にはアドレ
ス／データ受信バッファ回路２３１の内容が空であるこ
とが表示される。

そこで、バッファ数０表示回路２４０では上記状態が受
信され、メモリアクセス受信回路２００が照合チエツク
モードで動作する。照合チエツクモードで動作している
メモリアクセス受信回路２００では、中央制御装置１０
の読出し時に中央制御装置１０から出力されるアドレス
が受信される。

同様に、主記憶装置２１０からの読出しデータがメモリ
アクセス受信回路２００で受信され、アドレス卦よび読
出しデータはアドレス／データ出力回路２２０からＭＢ
ＵＳ信号線３２′ｆ：介して主記憶装置２１に送出され
る。

一方、主記憶装置２１では内部の照合起動／不一致検出
回路２５１を起動して゛アドレスを受信し、その後、受
信されたアドレスでＤＲＡＭ素子２１１からデータを読
出す。ＭＢＵＳ信号線３２を介Ｉ７て送出されたデータ
と、ＤＲＡＭ素子２１１から読出されたデータとを主記
憶装置２１内の照合起動／不一致検出回路２５１でチエ
ツクする。もし両者が不一致であることが判明すると、
照合起動／不一致検出回路２５１はＵＮＭ信号線４１を
介して不一致報告信号ＵＮＭを中央制御装置に送出する
。

（発明の効果） 以上説明したように本発明は、アドレス／データ受信バ
ッファ回路の内容が空であるタイミングを利用し、二重
化された主記憶装置間の照合タイミンクを起動すること
により、照合動作に主記憶装置の空き時間を使っている
ため、情報処理能力を損なうことなく二重化された主記
憶装置間で内容を照合することができるという効果があ
る。

【図面の簡単な説明】

第１図は、本発明による二重化装置の一実施例を示すブ
ロック図である。 第２図は、第１図に示す主記憶装置の内部構成例を示す
ブロック図である。 第３図は、第１図に訟いてデータのコピー動作を示す概
念図である。 第４図は、第１図にかｈてアドレス／データ受信バッフ
ァ回路の内容が空であるときの動作を示す概念図である
。 １ｏ、ｉｉ・・・中央制御装置 ２０．２１・・・主記憶装置 ２００．２０１・・・メモリアクセス受信回路２１０．
２１１・・・ＤＲＡＭ素子 ２２０．２２１・・・アドレス／データ出力回路 ２３０、　２３１　　・　０ ツファ回路 ２４０．２４１・・ ２５０．２５１・・ 路 ３０〜３３，４０゜ ・アドレス／データ受信バ ・バッファ数０表示回路 ・照合起動／不一致検出回 ・信号線

Claims (1)

【特許請求の範囲】
1. 二重化された中央制御装置および二重化された主記憶装
   置を備え、第１の主記憶装置でデータの読出し／書込み
   を行い、第２の主記憶装置で前記データのコピーを行う
   ことができるように構成した二重化装置であつて、前記
   各主記憶装置は前記データコピー用のアドレスおよびデ
   ータを格納するためのアドレス／データ受信バッファ回
   路と、前記アドレス／データ受信バッファ回路に前記コ
   ピーすべきデータが存在しないときには当該状態を示す
   ためのバッファ数０表示回路と、前記アドレス／データ
   受信バッファ回路に前記コピーすべきデータが存在しな
   いときに両系のメモリ内容の一致を保証するため、前記
   中央制御装置で読出されたアドレスと読出しデータとを
   保持し、相手側の主記憶装置に送信するとともに、相手
   側の主記憶装置からアドレスおよびデータを受信したと
   きには自系のメモリ内容を読出して他系から送出された
   アドレスおよびデータの一致／不一致を検出し、不一致
   時には中央制御装置に報告するための照合起動／不一致
   検出回路とを具備して構成したことを特徴とする二重化
   装置。