JPH025169A - バスアクセス競合調停回路 - Google Patents
バスアクセス競合調停回路Info
- Publication number
- JPH025169A JPH025169A JP63157129A JP15712988A JPH025169A JP H025169 A JPH025169 A JP H025169A JP 63157129 A JP63157129 A JP 63157129A JP 15712988 A JP15712988 A JP 15712988A JP H025169 A JPH025169 A JP H025169A
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- Japan
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- access
- processors
- processor
- signals
- signal
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、複数のプロセッサがメモリ等の１つのデバイ
スにアクセスする場合にその競合を調停するバスアクセ
ス競合調停回路に関する。
スにアクセスする場合にその競合を調停するバスアクセ
ス競合調停回路に関する。
従来の技術
第６図は、従来のバスアクセス競合調停回路を示し、Ｄ
端子にそれぞれ２つのプロセッサＡ、 Ｂからのアクセ
ス要求信号が入力し、Ｑ端子からそれぞれプロセッサＡ
、Ｂにアクセス権を与える信号を出力するフリップフロ
ップ５１． ５２により構成されている。
端子にそれぞれ２つのプロセッサＡ、 Ｂからのアクセ
ス要求信号が入力し、Ｑ端子からそれぞれプロセッサＡ
、Ｂにアクセス権を与える信号を出力するフリップフロ
ップ５１． ５２により構成されている。
フリップフロップ５１． ５２のＴ端子に、インバータ
５３により位相の異なるクロックを入力するとともに、
一方のＱ端子の出力信号を他方の孔端子に入力し、更に
、プロセッサＡ、Ｂに動作停止信号（ウェイト信号）を
出力することにより、先にアクセス権を得たプロセッサ
のアクセス要求が無くなるまで、他方のプロセッサにア
クセス権を渡さないようにし、アクセスの競合を調停す
るっ発明が解決しようとする課題 しかしながら、上記従来のパスアクセス競合調停回路で
は、先にアクセス権を得たプロセッサのアクセス要求が
無くなるまで、他方のプロセッサにアクセス権を渡さな
いので、アクセスの競合が頻繁に発生すると、各プロセ
ッサの処理能力が低下するという問題点がある。
５３により位相の異なるクロックを入力するとともに、
一方のＱ端子の出力信号を他方の孔端子に入力し、更に
、プロセッサＡ、Ｂに動作停止信号（ウェイト信号）を
出力することにより、先にアクセス権を得たプロセッサ
のアクセス要求が無くなるまで、他方のプロセッサにア
クセス権を渡さないようにし、アクセスの競合を調停す
るっ発明が解決しようとする課題 しかしながら、上記従来のパスアクセス競合調停回路で
は、先にアクセス権を得たプロセッサのアクセス要求が
無くなるまで、他方のプロセッサにアクセス権を渡さな
いので、アクセスの競合が頻繁に発生すると、各プロセ
ッサの処理能力が低下するという問題点がある。
本発明は、上記従来例の問題点に鑑み、アクセスの競合
が頻繁に発生しても、各プロセッサの処理能力の低下を
防止することができるバスアクセス競合調停回路を提供
することを目的とする。
が頻繁に発生しても、各プロセッサの処理能力の低下を
防止することができるバスアクセス競合調停回路を提供
することを目的とする。
課題を解決するための手段
本発明は上記目的を達成するために、複数のプロセッサ
から１つのデバイスに対するアドレス信号と、データ信
号とアクセス制御信号をそれぞれゲーティングする複数
のゲーティング手段と、このゲーティング手段が巡回し
て開くように制御するとともに、当該ゲーティング手段
が開くときに当該フロセノサカ１前記デバイスにアクセ
ススルように制御するようにしたものである。
から１つのデバイスに対するアドレス信号と、データ信
号とアクセス制御信号をそれぞれゲーティングする複数
のゲーティング手段と、このゲーティング手段が巡回し
て開くように制御するとともに、当該ゲーティング手段
が開くときに当該フロセノサカ１前記デバイスにアクセ
ススルように制御するようにしたものである。
作 用
本発明は上記構成により、各プロセッサがデバイスに対
し時分割でアクセスするので、アクセスの競合が頻繁に
発生しても、各プロセッサの処理能力の低下を防止する
ことができる。
し時分割でアクセスするので、アクセスの競合が頻繁に
発生しても、各プロセッサの処理能力の低下を防止する
ことができる。
実施例
以下、図面を参照して本発明の詳細な説明する。第１図
は、本発明に係るバスアクセス競合調停回路の一実施例
を示すブロック図、第２図は、第１図のバスアクセス競
合調停回路を備えた回路の全体構成を示す概略ブロック
図、第３図は、競合調停回路から各プロセッサに対する
ウェイト信号とタイミング信号を示すタイミングチャー
ト、第４図は、書き込み時の主要信号を示すタイミング
チャート、第５図は、読み取り時の主要信号を示すタイ
ミングチャートである。
は、本発明に係るバスアクセス競合調停回路の一実施例
を示すブロック図、第２図は、第１図のバスアクセス競
合調停回路を備えた回路の全体構成を示す概略ブロック
図、第３図は、競合調停回路から各プロセッサに対する
ウェイト信号とタイミング信号を示すタイミングチャー
ト、第４図は、書き込み時の主要信号を示すタイミング
チャート、第５図は、読み取り時の主要信号を示すタイ
ミングチャートである。
先ず、第２図を参照してバスアクセス競合調停回路を備
えた回路の全体構成を説明すると、１〜４はそれぞれ、
メモリ５を共有してアクセスするプロセッサ（Ａ、Ｄ）
、６は、プロセッサ１〜４がメモリ５に競合してアクセ
スした場合に調停する競合調停回路である。
えた回路の全体構成を説明すると、１〜４はそれぞれ、
メモリ５を共有してアクセスするプロセッサ（Ａ、Ｄ）
、６は、プロセッサ１〜４がメモリ５に競合してアクセ
スした場合に調停する競合調停回路である。
フロセッサ１〜４と賭金調停回路６はそれぞれ、アドレ
スバス、７ａ〜７ｄ、データバス８ａ〜８ｄ。
スバス、７ａ〜７ｄ、データバス８ａ〜８ｄ。
チップセレクト信号線９ａ〜９ｄ、リード信号線１０ａ
〜１０ｄ 、ライト信号線１１３〜１１ｄ、ウェイト信
号線１２３〜１２ｄを介して接続され、競合調停回路６
とメモリ５は、それぞれ共通のアドレスバス７、データ
バス８、チップセレクト信号線９、リード信号線１０、
ライト信号線１１を介して接続されている。
〜１０ｄ 、ライト信号線１１３〜１１ｄ、ウェイト信
号線１２３〜１２ｄを介して接続され、競合調停回路６
とメモリ５は、それぞれ共通のアドレスバス７、データ
バス８、チップセレクト信号線９、リード信号線１０、
ライト信号線１１を介して接続されている。
次に、第１図に戻り、競合調停回路６の詳細な構成を説
明する。
明する。
第１図において、６１３〜６１ｄはそれぞれ、アドレス
バス７ａ〜７ｄからアドレスバス７に対するアドレス信
号を選択的にゲーティングするためのパスバッファ、６
２３〜６２ｄはそれぞれ、データバス８３〜８ｄとデー
タバス８上の双方向のデータを選択的にゲーティングす
るための双方向パスバッファ、６３ａ〜６３ｄはそれぞ
れ、チップセレクト信号線９ ａ 〜９ ｄ、リード信
号線１０ａ〜１０ｄ、ライト信号線１１３〜１１ｄかも
チップセレクト信号線９、リード信号線１０、ライト信
号線１１に対する各アクセス制御信号を選択的にゲーテ
ィングするためのバッファである。
バス７ａ〜７ｄからアドレスバス７に対するアドレス信
号を選択的にゲーティングするためのパスバッファ、６
２３〜６２ｄはそれぞれ、データバス８３〜８ｄとデー
タバス８上の双方向のデータを選択的にゲーティングす
るための双方向パスバッファ、６３ａ〜６３ｄはそれぞ
れ、チップセレクト信号線９ ａ 〜９ ｄ、リード信
号線１０ａ〜１０ｄ、ライト信号線１１３〜１１ｄかも
チップセレクト信号線９、リード信号線１０、ライト信
号線１１に対する各アクセス制御信号を選択的にゲーテ
ィングするためのバッファである。
また、６４は、パスバッファ６１ａ〜６１ｄ、双方向パ
スバッファ６２３〜６２ｄ１バツフア６３ａ〜６３ｄを
順次開くだめのタイミング信号を発生するタイミング発
生回路、 ６５は、プロセッサ１〜４の動作を停止する
ために、後述するようなウェイト信号をウェイト信号線
１２ａ〜１２ｄに出力するウェイト発生回路である。
スバッファ６２３〜６２ｄ１バツフア６３ａ〜６３ｄを
順次開くだめのタイミング信号を発生するタイミング発
生回路、 ６５は、プロセッサ１〜４の動作を停止する
ために、後述するようなウェイト信号をウェイト信号線
１２ａ〜１２ｄに出力するウェイト発生回路である。
次に、第３図〜第５図を参照して上記実施例の動作を説
明する。
明する。
第３図において、タイミング発生回路６４は、プロセッ
サ１〜４に共通なマスタクロックの４クロツクを１周期
とし、それぞれ１クロツクづつずらしたタイミング信号
を発生し、各パスバノファ６１ａ〜６１ｄ 、双方向パ
スバッファ６２ａ〜６２ｄ、バッファ６３ａ〜６３ｄを
順次巡回して開くとともに、ウェイト発生回路６５は、
当該タイミング信号の前のクロックにおいて、動作停止
を解除するウェイト信号を各プロセッヂ１〜４に出力す
る。
サ１〜４に共通なマスタクロックの４クロツクを１周期
とし、それぞれ１クロツクづつずらしたタイミング信号
を発生し、各パスバノファ６１ａ〜６１ｄ 、双方向パ
スバッファ６２ａ〜６２ｄ、バッファ６３ａ〜６３ｄを
順次巡回して開くとともに、ウェイト発生回路６５は、
当該タイミング信号の前のクロックにおいて、動作停止
を解除するウェイト信号を各プロセッヂ１〜４に出力す
る。
湖、同期外れとなったプロセッサに対しては、ウェイト
発生回路６５は、 １〜３クロック分のウェイト信号を
出力することにより、同期を再確立する。
発生回路６５は、 １〜３クロック分のウェイト信号を
出力することにより、同期を再確立する。
第４図は、プロセッサ１〜４の１つがメモリ５にデータ
を書き込む場合の主要信号を示す。
を書き込む場合の主要信号を示す。
第４図上段は、メモリ５かもみたプロセッサのアドレス
バス、データバス上の信号、アドレスラッチイネーブル
信号ＡＬＥ、ラッチドアＭ Ｖ ２信号、チップセレク
ト信号Ｃ８１ライト信号ＷＲのタイミングを示し、第４
図下段は、プロセッサからみたアドレスバス上の信号、
チップセレクト信号Ｃ８、ライト信号ＷＲ及びデータバ
ス上の信号と、ウェイト信号のタイミングを示す。
バス、データバス上の信号、アドレスラッチイネーブル
信号ＡＬＥ、ラッチドアＭ Ｖ ２信号、チップセレク
ト信号Ｃ８１ライト信号ＷＲのタイミングを示し、第４
図下段は、プロセッサからみたアドレスバス上の信号、
チップセレクト信号Ｃ８、ライト信号ＷＲ及びデータバ
ス上の信号と、ウェイト信号のタイミングを示す。
第４図に示すようだ、当該バッファが開く時間間隔が第
３クロツクＴ３である場合、第２クロツクＴ２のウェイ
ト信号により制御され、この場合、尚該プロセッサは第
４図上段に示すように、上記チップセレクト信号Ｃ８を
第２クロツクＴ２の前に出力して第２クロツクＴ２にお
いてライト信号ＷＲを出力し、第４図下段に示すように
当該バッファが開く第３クロツクＴ３においてメモリ５
にデータを書き込むことができる。
３クロツクＴ３である場合、第２クロツクＴ２のウェイ
ト信号により制御され、この場合、尚該プロセッサは第
４図上段に示すように、上記チップセレクト信号Ｃ８を
第２クロツクＴ２の前に出力して第２クロツクＴ２にお
いてライト信号ＷＲを出力し、第４図下段に示すように
当該バッファが開く第３クロツクＴ３においてメモリ５
にデータを書き込むことができる。
第５図は、プロセッサ１〜４の１つがメモリ５に書き込
まれたデータを読み取る場合の主要信号を示し、この場
合にも同様に、当該バッファが開かれる時間間隔が第３
クロツクＴ３である場合、第２クロツクＴ２のウェイト
信号により制御され、この場合、当該プロセッサは第５
図上段に示すように、チップセレクト信号Ｃ８を第２ク
ロツクＴ２の前に出力して第２クロツクＴ２においてリ
ード信号Ｒ，Ｄを出力し、第５図下段に示すように当該
バッファが開く第３クロツクＴ３においてメモリ５から
データを読み取ることができる。
まれたデータを読み取る場合の主要信号を示し、この場
合にも同様に、当該バッファが開かれる時間間隔が第３
クロツクＴ３である場合、第２クロツクＴ２のウェイト
信号により制御され、この場合、当該プロセッサは第５
図上段に示すように、チップセレクト信号Ｃ８を第２ク
ロツクＴ２の前に出力して第２クロツクＴ２においてリ
ード信号Ｒ，Ｄを出力し、第５図下段に示すように当該
バッファが開く第３クロツクＴ３においてメモリ５から
データを読み取ることができる。
発明の詳細
な説明したように、本発明は、複数のプロセッサから１
つのデバイスに対するアドレス信号と、データ信号とア
クセス制御信号をそれぞれゲーティングする複数のゲー
ティング手段と、このゲーティング手段が巡回して開く
ように制御するとともに、当該ゲーティング手段が開く
ときに当該プロセッサが前記デバイスにアクセスするよ
うに制御したので、各プロセッサがデバイスに対し時分
割でアクセスすることができ、したがって、アクセスの
競合が頻繁に発生しても、各プロセッサの処理能力の低
下を防止することができる。
つのデバイスに対するアドレス信号と、データ信号とア
クセス制御信号をそれぞれゲーティングする複数のゲー
ティング手段と、このゲーティング手段が巡回して開く
ように制御するとともに、当該ゲーティング手段が開く
ときに当該プロセッサが前記デバイスにアクセスするよ
うに制御したので、各プロセッサがデバイスに対し時分
割でアクセスすることができ、したがって、アクセスの
競合が頻繁に発生しても、各プロセッサの処理能力の低
下を防止することができる。
第１図は１本発明に係るバスアクセス競合調停回路の一
実施例を示すブロック図、第２図は、第１図のバスアク
セス競合調停回路を備えた回路の全体構成を示す概略ブ
ロック図、第３図は、競合調停回路から各プロセッサに
対するウェイト信号とタイミング信号を示すタイミング
チャート、第４図は、書き込み時の主要信号を示すタイ
ミングチャート、第５図は、読み取り時の主要信号を示
すタイミングチャート、第６図は、従来のバスアクセス
競合調停回路を示すブロック図である。 １〜４・・・プロセッサ、５・・・メモリ、６・・・競
合調停回路、７，７ａ〜７ｄ・・・アドレスバス、８．
８ａ〜８ｄ・１．データバス、９，９ａ〜９ｄ・・・チ
ップセレクト信号線、１０．１０ａ 〜１０ｄ−・・リ
ード信号線、 １１゜１１ａ 〜１ｌｄ−・・ライト信
号線、６１ａ 〜６１ｄ、 ６２ａ〜６２ｄ、６３ａ
〜６３ｄ・・・バッファ（ケーテインク手段）、６４・
・・タイミング発生回路、６５・・・ウェイト発生回路
。 代理人の氏名 弁理士 中 尾 敏 男 はか１名第 図 ７゜ 第 図 ＡＩＴ 第 図 アしスバ又 ｑコ仁 り４ム、 第 図
実施例を示すブロック図、第２図は、第１図のバスアク
セス競合調停回路を備えた回路の全体構成を示す概略ブ
ロック図、第３図は、競合調停回路から各プロセッサに
対するウェイト信号とタイミング信号を示すタイミング
チャート、第４図は、書き込み時の主要信号を示すタイ
ミングチャート、第５図は、読み取り時の主要信号を示
すタイミングチャート、第６図は、従来のバスアクセス
競合調停回路を示すブロック図である。 １〜４・・・プロセッサ、５・・・メモリ、６・・・競
合調停回路、７，７ａ〜７ｄ・・・アドレスバス、８．
８ａ〜８ｄ・１．データバス、９，９ａ〜９ｄ・・・チ
ップセレクト信号線、１０．１０ａ 〜１０ｄ−・・リ
ード信号線、 １１゜１１ａ 〜１ｌｄ−・・ライト信
号線、６１ａ 〜６１ｄ、 ６２ａ〜６２ｄ、６３ａ
〜６３ｄ・・・バッファ（ケーテインク手段）、６４・
・・タイミング発生回路、６５・・・ウェイト発生回路
。 代理人の氏名 弁理士 中 尾 敏 男 はか１名第 図 ７゜ 第 図 ＡＩＴ 第 図 アしスバ又 ｑコ仁 り４ム、 第 図
Claims (3)
- （１）複数のプロセッサから１つのデバイスに対するア
ドレス信号と、データ信号とアクセス制御信号をそれぞ
れゲーティングする複数のゲーティング手段と、 前記複数のゲーティング手段が巡回して開くように制御
するとともに、当該ゲーティング手段が開くときに当該
プロセッサが前記デバイスにアクセスするように制御す
る手段とを有し、各プロセッサが前記デバイスに対し時
分割でアクセスすることを特徴とするバスアクセス競合
調停回路。 - （２）前記ゲーティング手段はそれぞれバッファである
ことを特徴とする請求項（１）記載のバスアクセス競合
調停回路。 - （３）前記制御手段は、前記ゲーティング手段が開く前
に、プロセッサに対し動作停止を解除する信号を出力す
ることを特徴とする請求項（１）又は（２）記載のバス
アクセス競合調停回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63157129A JPH025169A (ja) | 1988-06-24 | 1988-06-24 | バスアクセス競合調停回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63157129A JPH025169A (ja) | 1988-06-24 | 1988-06-24 | バスアクセス競合調停回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH025169A true JPH025169A (ja) | 1990-01-10 |
Family
ID=15642840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63157129A Pending JPH025169A (ja) | 1988-06-24 | 1988-06-24 | バスアクセス競合調停回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH025169A (ja) |
-
1988
- 1988-06-24 JP JP63157129A patent/JPH025169A/ja active Pending
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