JPH03109660A - デュアルバスシステムに於けるメモリアクセス制御方式 - Google Patents
デュアルバスシステムに於けるメモリアクセス制御方式Info
- Publication number
- JPH03109660A JPH03109660A JP24700689A JP24700689A JPH03109660A JP H03109660 A JPH03109660 A JP H03109660A JP 24700689 A JP24700689 A JP 24700689A JP 24700689 A JP24700689 A JP 24700689A JP H03109660 A JPH03109660 A JP H03109660A
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- JP
- Japan
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- memory
- bus
- access
- accessed
- shared
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- 230000009977 dual effect Effects 0.000 title claims description 9
- 238000000034 method Methods 0.000 claims description 3
- 239000007858 starting material Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はバスを二重化したデュアルバスシステムに関し
、特に、デュアルバスシステムに於いて共通メモリへの
アクセスを制御するデュアルバスシステムに於けるメモ
リアクセス制御方式に関する。
、特に、デュアルバスシステムに於いて共通メモリへの
アクセスを制御するデュアルバスシステムに於けるメモ
リアクセス制御方式に関する。
バスを二重化し、二重化したバスの各々にマイクロプロ
セッサ等からなる複数のバスマスタ、共通メモリ、入出
力装置等を接続したデュアルバスシステムは従来より提
案されている。このように、バスを二重化しておくこと
により、複数のバスマスタの内の何れかが一方のバスを
用いて例えば共通メモリをアクセスしている時に他のバ
スマスタが他方のバスを用いて入出力装置等の他の資源
をアクセスすることが可能になる。また、上述したよ、
うな従来のデュアルバスシステムに於いては、成るバス
マスタが共通メモリをアクセスしようとした場合、他の
バスマスタが共通メモリをアクセスしていないことを条
件にしてアクセスを許可するようにしている。
セッサ等からなる複数のバスマスタ、共通メモリ、入出
力装置等を接続したデュアルバスシステムは従来より提
案されている。このように、バスを二重化しておくこと
により、複数のバスマスタの内の何れかが一方のバスを
用いて例えば共通メモリをアクセスしている時に他のバ
スマスタが他方のバスを用いて入出力装置等の他の資源
をアクセスすることが可能になる。また、上述したよ、
うな従来のデュアルバスシステムに於いては、成るバス
マスタが共通メモリをアクセスしようとした場合、他の
バスマスタが共通メモリをアクセスしていないことを条
件にしてアクセスを許可するようにしている。
上述した従来例では成るバスマスタが共通メモリをアク
セスしようとした場合、他のバスマスタが共通メモリを
アクセスしていると、共通メモリをアクセスすることが
できず、バスが二重化されているにもかかわらず、１台
のバスマスタしか共通メモリをアクセスすることができ
ないという問題があった。
セスしようとした場合、他のバスマスタが共通メモリを
アクセスしていると、共通メモリをアクセスすることが
できず、バスが二重化されているにもかかわらず、１台
のバスマスタしか共通メモリをアクセスすることができ
ないという問題があった。
本発明の目的は２台のバスマスタが同時に共通メモリを
アクセスできるようにすることにある。
アクセスできるようにすることにある。
本発明は上記目的を達成するため、
２つの共有バスと、
該２つの共有バスの各々に接続された共通メモリと、
前記２つの共有バスの各々を介して前記共通メモリをア
クセス可能な複数のバスマスタとを含むデュアルバスシ
ステムに於いて、 前記共通メモリのメモリ空間を複数のメモリ領域に分割
すると共に、 前記各メモリ領域と前記２つの共有バスとの接続を制御
するゲート回路と、 該ゲート回路を制御するメモリアクセス制御回路と、 前記各メモリ領域が使用中か否かを示す情報が格納され
るメモリ使用許可テーブルとを含み、前記メモリアクセ
ス制御回路は前記共有バスを介して前記共通メモリがア
クセスされた場合、前記メモリ使用許可テーブルを参照
し、アクセスされたアドレスを含むメモリ領域が未使用
中であると判断することにより、前記ゲート回路を制御
してアクセスされたアドレスを含むメモリ領域とアクセ
スの行なわれた共有バスとを接続し、更にアクセス元の
バスマスタにメモリ使用許可を与えると共に前記メモリ
使用許可テーブルのアクセスの行なわれたアドレスを含
むメモリ領域対応の内容を使用中に変更し、アクセスが
終了することにより前記ゲート回路を制御してアクセス
の終了したアドレスを含むメモリ領域とアクセスの行な
われた共有バスとを切り離し、更に前記メモリ使用許可
テーブルのアクセスの終了したアドレスを含むメモリ領
域対応の内容を未使用中とする。
クセス可能な複数のバスマスタとを含むデュアルバスシ
ステムに於いて、 前記共通メモリのメモリ空間を複数のメモリ領域に分割
すると共に、 前記各メモリ領域と前記２つの共有バスとの接続を制御
するゲート回路と、 該ゲート回路を制御するメモリアクセス制御回路と、 前記各メモリ領域が使用中か否かを示す情報が格納され
るメモリ使用許可テーブルとを含み、前記メモリアクセ
ス制御回路は前記共有バスを介して前記共通メモリがア
クセスされた場合、前記メモリ使用許可テーブルを参照
し、アクセスされたアドレスを含むメモリ領域が未使用
中であると判断することにより、前記ゲート回路を制御
してアクセスされたアドレスを含むメモリ領域とアクセ
スの行なわれた共有バスとを接続し、更にアクセス元の
バスマスタにメモリ使用許可を与えると共に前記メモリ
使用許可テーブルのアクセスの行なわれたアドレスを含
むメモリ領域対応の内容を使用中に変更し、アクセスが
終了することにより前記ゲート回路を制御してアクセス
の終了したアドレスを含むメモリ領域とアクセスの行な
われた共有バスとを切り離し、更に前記メモリ使用許可
テーブルのアクセスの終了したアドレスを含むメモリ領
域対応の内容を未使用中とする。
共通メモリのメモリ空間は複数のメモリ領域に分割され
、各メモリ領域と２つの共有バスとはゲート回路により
接続が制御される。メモリアクセス制御回路は共有バス
を介して共通メモリがアクセスされると、アクセスされ
たアドレスを含むメモリ領域が使用中であるか否かをメ
モリ使用許可テーブルを参照して判断する。そして、未
使用中であると判断すると、ゲート回路を制御してアク
セスされたアドレスを含むメモリ領域と２つの共有バス
の内のアクセスの行なわれた共有バスとを接続し、更に
アクセス元のバスマスタにメモリ使用許可を与えると共
にメモリ使用許可テーブルのアクセスの行なわれたアド
レスを含む領域対応の内容を使用中に変更し、他の共有
バスを介して上記メモリ領域がアクセスされないように
する。また、メモリアクセス制御回路は共通メモリに対
するアクセスが終了すると、ゲート回路を制御してアク
セスの終了したアドレスを含むメモリ領域とアクセスの
行なわれた共有バスとを切り離し、更にメモリ使用許可
テーブルのアクセスの終了したアドレスを含むメモリ領
域の内容を未使用中に変更し、上記メモリ領域をアクセ
ス可能な状態にする。
、各メモリ領域と２つの共有バスとはゲート回路により
接続が制御される。メモリアクセス制御回路は共有バス
を介して共通メモリがアクセスされると、アクセスされ
たアドレスを含むメモリ領域が使用中であるか否かをメ
モリ使用許可テーブルを参照して判断する。そして、未
使用中であると判断すると、ゲート回路を制御してアク
セスされたアドレスを含むメモリ領域と２つの共有バス
の内のアクセスの行なわれた共有バスとを接続し、更に
アクセス元のバスマスタにメモリ使用許可を与えると共
にメモリ使用許可テーブルのアクセスの行なわれたアド
レスを含む領域対応の内容を使用中に変更し、他の共有
バスを介して上記メモリ領域がアクセスされないように
する。また、メモリアクセス制御回路は共通メモリに対
するアクセスが終了すると、ゲート回路を制御してアク
セスの終了したアドレスを含むメモリ領域とアクセスの
行なわれた共有バスとを切り離し、更にメモリ使用許可
テーブルのアクセスの終了したアドレスを含むメモリ領
域の内容を未使用中に変更し、上記メモリ領域をアクセ
ス可能な状態にする。
次に本発明の実施例について図面を参照して詳細に説明
する。
する。
第１図は本発明の実施例のブロック図であり、２つの共
有バス２−１．２−２と、各々の共有バス２−１．２−
２をアクセス可能なＮ個のバスマスタ６−１〜６−Ｎと
、各々の共有バス２−１゜２−２に接続された共通メモ
リ１とから構成されている。共通メモリ１は、そのメモ
リ空間をＭ分割したＭ個のメモリ領域５−１〜５−Ｍと
、各メモリ領域５−１〜５−Ｍ対応に設けられ、各メモ
リ領域５−１〜５−Ｍと共有バス２−１．２−２との接
続を制御するゲート回路４−１〜４−Ｍと、ゲート回路
４−１〜４−Ｍを制御するメモリアクセス制御回路３と
を含んでいる。また、メモリアクセス制御回路３は各メ
モリ領域５−１〜５−Ｍが使用中であるか否かを示す情
報が格納されるメモリ使用許可テーブル３１を含んでい
る。
有バス２−１．２−２と、各々の共有バス２−１．２−
２をアクセス可能なＮ個のバスマスタ６−１〜６−Ｎと
、各々の共有バス２−１゜２−２に接続された共通メモ
リ１とから構成されている。共通メモリ１は、そのメモ
リ空間をＭ分割したＭ個のメモリ領域５−１〜５−Ｍと
、各メモリ領域５−１〜５−Ｍ対応に設けられ、各メモ
リ領域５−１〜５−Ｍと共有バス２−１．２−２との接
続を制御するゲート回路４−１〜４−Ｍと、ゲート回路
４−１〜４−Ｍを制御するメモリアクセス制御回路３と
を含んでいる。また、メモリアクセス制御回路３は各メ
モリ領域５−１〜５−Ｍが使用中であるか否かを示す情
報が格納されるメモリ使用許可テーブル３１を含んでい
る。
今、例えば、バスマスタ６−１が共有バス２−１にメモ
リ領域５−ｉ中のアドレスを出力して共通メモリ１をア
クセスしたとする。尚、バスマスタ６−１は共有バス２
−１を介して共通メモリ１をアクセスする場合、共有バ
ス２−１が使用されていないことを確認した後、アドレ
スを出力するものである。
リ領域５−ｉ中のアドレスを出力して共通メモリ１をア
クセスしたとする。尚、バスマスタ６−１は共有バス２
−１を介して共通メモリ１をアクセスする場合、共有バ
ス２−１が使用されていないことを確認した後、アドレ
スを出力するものである。
共通メモリ１内のメモリアクセス制御回路３は共有バス
２−１を介してバスマスタ６−１から共通メモリ１に対
するアクセスがあると、共有バス２−１に出力されたア
ドレスに基づいてメモリ領域５−１〜５−Ｍの内の何れ
がアクセスされたのかを判断する。この例ではメモリ領
域５−ｉがアクセスされたと判断される。その後、メモ
リアクセス制御回路３はメモリ使用許可テーブル３１を
参照し、メモリ領域５−１が使用中となっているか否か
を判断する。
２−１を介してバスマスタ６−１から共通メモリ１に対
するアクセスがあると、共有バス２−１に出力されたア
ドレスに基づいてメモリ領域５−１〜５−Ｍの内の何れ
がアクセスされたのかを判断する。この例ではメモリ領
域５−ｉがアクセスされたと判断される。その後、メモ
リアクセス制御回路３はメモリ使用許可テーブル３１を
参照し、メモリ領域５−１が使用中となっているか否か
を判断する。
そして、メモリ領域５−ｉが未使用中になっていると判
断した場合は、メモリアクセス制御回路３はゲート回路
４−ｉを制御してメモリ領域５−１と共有バス２−１と
を接続し、更にアクセス元のバスマスタ６−１にメモリ
使用許可を与えると共に、メモリ使用許可テーブル３１
のメモリ領域５−ｉ対応の内容を使用中に変更する。バ
スマスタ６−１はメモリアクセス制御回路３からメモリ
使用許可が与えられると、リード信号、ライト信号、デ
ータ等を共有バス２−１に出力する。メモリアクセス制
御回路３は上述した処理を行なった後、アクセスの終了
を検出すると、ゲート回路４−ｉを制御してメモリ領域
５−ｉと共有バス２−１とを切り離すと共に、メモリ使
用許可テーブル３．１のメモリ領域５−ｉ対応の内容を
未使用中に変更する。
断した場合は、メモリアクセス制御回路３はゲート回路
４−ｉを制御してメモリ領域５−１と共有バス２−１と
を接続し、更にアクセス元のバスマスタ６−１にメモリ
使用許可を与えると共に、メモリ使用許可テーブル３１
のメモリ領域５−ｉ対応の内容を使用中に変更する。バ
スマスタ６−１はメモリアクセス制御回路３からメモリ
使用許可が与えられると、リード信号、ライト信号、デ
ータ等を共有バス２−１に出力する。メモリアクセス制
御回路３は上述した処理を行なった後、アクセスの終了
を検出すると、ゲート回路４−ｉを制御してメモリ領域
５−ｉと共有バス２−１とを切り離すと共に、メモリ使
用許可テーブル３．１のメモリ領域５−ｉ対応の内容を
未使用中に変更する。
また、メモリ領域５−ｉが使用中になっていると判断し
た場合、即ち共有バス２−２を介してメモリ領域５−１
がアクセスされている場合は、メモリアクセス制御回路
３は共有バス２−２を介してのアクセスが終了するのを
、即ちメモリ使用許可テーブル３１のメモリ領域５−ｉ
対応の内容が未使用中になるのを待ち、前述したと同様
の処理を行なう。
た場合、即ち共有バス２−２を介してメモリ領域５−１
がアクセスされている場合は、メモリアクセス制御回路
３は共有バス２−２を介してのアクセスが終了するのを
、即ちメモリ使用許可テーブル３１のメモリ領域５−ｉ
対応の内容が未使用中になるのを待ち、前述したと同様
の処理を行なう。
また、上述したようにして、バスマスタ６−１が共有バ
ス２−１を介してメモリ領域５−１をアクセスしている
時に、バスマスタ６−Ｎが共有バス２−２を介してメモ
リ領域５−ｊをアクセスしたとすると、メモリ使用許可
テーブル３１のメモリ領域５−ｊ対応の内容が未使用中
になっていれば、前述したと同様にして共有バス２−２
とメモリ領域５−ｊとがゲート回路４−３を介して接続
され、バスマスタ６−Ｎにより共有バス２−２を介して
メモリ領域５−ｊがアクセスされる。
ス２−１を介してメモリ領域５−１をアクセスしている
時に、バスマスタ６−Ｎが共有バス２−２を介してメモ
リ領域５−ｊをアクセスしたとすると、メモリ使用許可
テーブル３１のメモリ領域５−ｊ対応の内容が未使用中
になっていれば、前述したと同様にして共有バス２−２
とメモリ領域５−ｊとがゲート回路４−３を介して接続
され、バスマスタ６−Ｎにより共有バス２−２を介して
メモリ領域５−ｊがアクセスされる。
以上説明したように、本発明は、共通メモリのメモリ空
間を複数のメモリ領域に分割すると共に、各メモリ領域
と共有バスとの接続を制御するゲート回路を設け、アク
セスされたアドレスを含むメモリ領域が使用中でない場
合のみ、ゲート回路を制御してアクセスされたアドレス
を含むメモリ領域とアクセスの行なわれた共有バスとを
接続するようにしたものであるので、２台のバスマスタ
が同時に共通メモリをアクセスすることができる効果が
ある。
間を複数のメモリ領域に分割すると共に、各メモリ領域
と共有バスとの接続を制御するゲート回路を設け、アク
セスされたアドレスを含むメモリ領域が使用中でない場
合のみ、ゲート回路を制御してアクセスされたアドレス
を含むメモリ領域とアクセスの行なわれた共有バスとを
接続するようにしたものであるので、２台のバスマスタ
が同時に共通メモリをアクセスすることができる効果が
ある。
第１図は本発明の実施例のブロック図である。
図に於いて、１・・・共通メモリ、２−１．２−２・・
・共有バス、３・・・メモリアクセス制御回路、４−１
〜４−Ｍ・・・ゲート回路、５−１〜５−Ｍ・・・メモ
リ領域、６−１〜６−Ｎ・・・バスマスタ、３１・・・
メモリ使用許可テーブル。
・共有バス、３・・・メモリアクセス制御回路、４−１
〜４−Ｍ・・・ゲート回路、５−１〜５−Ｍ・・・メモ
リ領域、６−１〜６−Ｎ・・・バスマスタ、３１・・・
メモリ使用許可テーブル。
Claims (1)
- 【特許請求の範囲】 ２つの共有バスと、 該２つの共有バスの各々に接続された共通メモリと、 前記２つの共有バスの各々を介して前記共通メモリをア
クセス可能な複数のバスマスタとを含むデュアルバスシ
ステムに於いて、 前記共通メモリのメモリ空間を複数のメモリ領域に分割
すると共に、 前記各メモリ領域と前記２つの共有バスとの接続を制御
するゲート回路と、 該ゲート回路を制御するメモリアクセス制御回路と、 前記各メモリ領域が使用中か否かを示す情報が格納され
るメモリ使用許可テーブルとを含み、前記メモリアクセ
ス制御回路は前記共有バスを介して前記共通メモリがア
クセスされた場合、前記メモリ使用許可テーブルを参照
し、アクセスされたアドレスを含むメモリ領域が未使用
中であると判断することにより、前記ゲート回路を制御
してアクセスされたアドレスを含むメモリ領域とアクセ
スの行なわれた共有バスとを接続し、更にアクセス元の
バスマスタにメモリ使用許可を与えると共に前記メモリ
使用許可テーブルのアクセスの行なわれたアドレスを含
むメモリ領域対応の内容を使用中に変更し、アクセスが
終了することにより前記ゲート回路を制御してアクセス
の終了したアドレスを含むメモリ領域とアクセスの行な
われた共有バスとを切り離し、更に前記メモリ使用許可
テーブルのアクセスの終了したアドレスを含むメモリ領
域対応の内容を未使用中とすることを特徴とするデュア
ルバスシステムに於けるメモリアクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24700689A JPH03109660A (ja) | 1989-09-22 | 1989-09-22 | デュアルバスシステムに於けるメモリアクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24700689A JPH03109660A (ja) | 1989-09-22 | 1989-09-22 | デュアルバスシステムに於けるメモリアクセス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03109660A true JPH03109660A (ja) | 1991-05-09 |
Family
ID=17156984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24700689A Pending JPH03109660A (ja) | 1989-09-22 | 1989-09-22 | デュアルバスシステムに於けるメモリアクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03109660A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04354048A (ja) * | 1991-05-31 | 1992-12-08 | Mitsubishi Electric Corp | 演算装置のバックアップ方式 |
-
1989
- 1989-09-22 JP JP24700689A patent/JPH03109660A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04354048A (ja) * | 1991-05-31 | 1992-12-08 | Mitsubishi Electric Corp | 演算装置のバックアップ方式 |
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