JPH0251745A - ヒストリデータ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 ヒストリメモリを有するマイクロプロセッサにおいて、
制御記憶の読出しアドレスをヒストリメモリに格納する
際のヒストリデータ制御方式に関し、 実際のマイクロプロセッサ動作とは直接は関係ないデー
タをヒストリメモリに格納しないようにして、ヒストリ
メモリの解読作業を容易にし、デバグ作業等の効率化を
図ることを目的とし、制御記憶とヒストリメモリを有す
るマイクロプロセッサにおいて、前記制御記憶からの読
出しアドレスレジスタと、マイクロ命令のデコードサイ
クルの制御記憶アドレスレジスタと、実行サイクルの制
御記憶アドレスレジスタとを備え、前記制御記憶の読出
しアドレスを前記ヒストリメモリに格納する際に、マイ
クロプロセッサの制御記憶読出しアドレスを、パイプラ
インの段数分だけ実行サイクルに到るまで保持し、実行
サイクルが延長されたときに、実行サイクルに対応する
制御記憶読出しアドレスをクロック信号に基づいて保持
し続けるようにして、前記制御記憶読出しアドレスをヒ
ストリメモリへの書込むように構成する。

〔産業上の利用分野〕

本発明は、ヒストリメモリを有するマイクロプロセッサ
において、制御記憶の読出し・アドレスをヒストリメモ
リに格納する際の、制御記憶読出しアドレスレジスタか
らヒストリメモリに到るデータ転送を制御するヒストリ
データ制御方式に関する。

近年、デバグ作業等の効率化のために、ヒストリメモリ
が採用されるマイクロプロセッサが増加している。マイ
クロプロセッサでは、制御記憶の読出しアドレスがヒス
トリメモリに格納されることが多い。従って、ヒストリ
メモリに格納されるデータは、メモリには容量の制限が
あるので余分なものを含まず、できるだけ単純、明快で
あることが好ましく、それによりヒストリメモリの解読
作業を容易にしデバグ作業等の効率化を図る必要がある
。

尚、ヒストリメモリとは、情報処理装置の情報を定めら
れたサイクルごとに上書きして変更過程の履歴を格納す
るメモリである。

〔従来の技術と発明が解決しようとする課題〕第４図は
、従来のマイクロプロセッサのブロック構成図であって
、Ｃ，Ｄ、　　Ｅ各ステージから成る３段のパイプライ
ンを有するマイクロプロセッサのブロック構成図である
。図にふいて、Ｃステージは制御記憶の読出しを行うス
テージで、Ｄステージは誤り検査、訂正を行うＥＣＣコ
ードのチエツクとマイクロ命令デコードを行うステージ
で、Ｅステージはマイクロ命令を実行するステージであ
る。尚、Ｃ８は制御記憶、ＲＣＣは制御記憶からの読出
しアドレスＣ５Ａ−Ｃを格納するレジスタ、Ｃ３Ａはア
ドレスＣ８＾−〇のインクリメント、ブランチ等を行う
制御部、　ＲＭＤは制御記憶Ｃ８から読み出したマイク
ロコードのＤサイクル（Ｄステージ）のマイクロ命令Ｍ
ＯＰ−Ｄを格納するレジスタ、ＲＭＥは同じく制御記憶
Ｃ８から読み出したマイクロコードのＥサイクル（Ｅス
テージ）のマイクロ命令ＭＯＰ−８を格納するレジスタ
、ＲＨＤはヒストリメモリに記憶するデータ）ｌ−１）
ａｔａを格納するレジスタ、ＨＭはヒストリメモリ、Ｒ
ＨＡはヒストリメモリ書込みアドレスＨ−Ａを格納する
レジスタ、ＲＣは実行制御部である。尚１．ＭＯＰ−Ｃ
はＣサイクルのマイクロ命令である。

第５図（ａ）〜（ｄ）は、第４図構成のタイムチャート
である。（ａ）は通常の命令のとき、（ｂ）は分岐命令
のとき、（Ｃ）は命令Ｂが２τ命令のとき、（ｄ）はＣ
３Ｉビットエラーのときを示す。Ａ−Ｅは各命令である
。

（ａ）の場合には、各命令が１τのときはそのまま順次
Ｃ−Ｄ−Ｅサイクルとパイプライン処理が行われ、必要
なデータとしてレジスタＲＨＤに各命令の番地毎に格納
されるので問題はない。

（ｂ）の分岐命令では、Ｅステージ（ＭＯＰ−８）の１
サイクル目で次アドレスを決定するので、実行サイクル
では分岐命令Ｂが３τ命令となるが、レジスタＲＣＣに
は分岐命令の次のアドレスの他の２命令３＋ｌ、　［ｌ
＋２が入力される。Ｂ＋１．　Ｂ＋２は分岐命令Ｂの実
行中には必要ない実行されない命令のアドレスであり、
これがヒストリデータとしてヒストリメモ’ＪＨＭに格
納されていた。尚、Ｔはターゲット命令である。

（Ｃ）の命令Ｂが２ｒ命令では、ＥステージにおけるＢ
の実行時に、レジスタＲＣＣには２命令後のアドレスが
人力されるので、ＭＯＰ−Ｃをそのまま取り込み命令り
が２τ格納されてしまう。

（ｄ）の命令ＡがＣ３Ｉビットエラーでは、命令Ａが１
ピツトエラーを生じていることを誤り検出回路ＥＣＣが
検出し、エラーの判定はＥステージで行われるので、判
定が行われるまでに後続の２命令がＣステージ、Ｄステ
ージに人力され、さらに、エラー訂正したＡをＣステー
ジから再実行する。従って、ヒストリデータとして実行
されないＢ、Ｃが格納されてしまう。

このように、従来は実際にマイクロプロセッサ動作とは
直接関係のないデータがヒストリメモリに格納されるの
で、ヒストリメモリの解読作業が困難なものとなること
が多くあった。

本発明の目的は、実際のマイクロプロセッサ動作とは直
接は関係ないデータをヒストリメモリに格納しないよう
にして、ヒストリメモリの解読作業を容易にし、デバグ
作業等の効率化を図ることにある。

〔課題を解決するための手段及び作用〕第１図は、本発
明の原理構成図である。図に示すように、本発明によれ
ば、制御記憶（ＣＳ）とヒストリメモリ　（ＨＭ）を有
するマイクロプロセッサにおいて、前記制御記憶からの
読出しアドレスレジスタ（ＲＣＣ）と、マイクロ命令の
デコードサイクルの制御記憶アドレスレジスタ　（ＲＣ
Ｄ）と、実行サイクルの制御記憶アドレスレジスタ（Ｒ
ＣＥ）とを備え、前記制御記憶の読出しアドレスを前記
ヒストリメモリに格納する際に、マイクロプロセッサの
制御記憶読出しアドレスを、パイプラインの段数分だけ
実行サイクルに到るまで保持し、実行サイクルが延長さ
れたときに、実行サイクルに対応する制御記憶読出しア
ドレスをクロック信号に基づいて保持し続けるようにし
て、前記制御記憶読出しアドレスをヒストリメモリへの
書込むようにしたことを特徴とする。

〔実施例〕

第２図は、本発明の一実施例マイクロプロセッサのブロ
ック構成図である。図に示すように、本構成は従来と同
様Ｃ，Ｄ、　　Ｅ各３ステージからなる３段のパイプラ
インを有するマイクロプロセッサである。従って、従来
と共通する構成は前述と同様に、Ｃステージは制御記憶
の読出しを行うステージで、Ｄステージは誤り検査、訂
正を行うＥＣＣコードのチエツクとマイクロ命令デコー
ドを行うステージで、Ｅステージはマイクロ命令を実行
するステージである。尚、Ｃ８は制御記憶、ＲＣＣは制
御記憶からの読出しアドレスレジスタ、Ｃ３Ａは読出し
アドレスＣ５Ａ−Ｃのインクリメント、ブランチ等を行
う制御部、ＲＭＤは制御部＋１ＣＳから読み出したマイ
クロコードのＤサイクルのマイクロ命令ＭＯＰ−Ｄを格
納するレジスタ、ＲＭＥは同じく制御記憶Ｃ８から読み
出したマイクロコードのＥサイクルのマイクロ命令ＭＯ
Ｐ−８を格納するレジスタ、　ＨＭはヒストリメモリ、
　ＲＨＡはヒストリメモリ書込みアドレスＨ−Ａを格納
するレジスタ、ＲＣは実行制御部である。ヒストリメモ
リＨＭに記憶するデータを格納するレジスタＲＨＤは無
くなり、Ｄステージに対応する制御記憶の読出しアドレ
スＣ５Ａ−Ｄを格納するレジスタＲＣＤと、Ｅステージ
に対応する制御記憶の読出しアドレスＣ８＾−８を格納
するレジスタＲＣＥを設け、従来Ｃサイクルの制御記憶
アドレスＣ５Ａ−Ｃをヒストリメモリに書き込んでいた
のを、実行サイクルの制御記憶アドレスをヒストリのた
めに書き込むようにすることにより、実行しているアド
レスだけをヒストリメモリに書き込むことができる。

第４図（ａ）〜（ｄ）は、第２図構成のタイムチャート
である。（ａ）は通常の命令のとき、（ｂ）は分岐命令
のとき、（Ｃ）は命令Ｂが２τ命令のとき、（ｄ）はＣ
３Ｉピットエラーのときを示す。Ａ−Ｅは各命令である
。

本発明では、上記の２つのレジスタＲＣＤとＲＣＥを設
け、適切なりロック制御を行うことにより以下に説明す
る如く実行された命令のみが正しいサイクル数で格納さ
れる。即ち、ＤサイクルとＥサイクルに入る適切なタイ
ミングをクロック信号ＣＬＫの制御のもとに各制御記憶
アドレスＣＳ＾−〇、　Ｃ３Ａ−日に与える。

（ａ）の場合には、各命令が１τのときはそのまま順次
パイプライン処理が行われ、クロック制御のもとにレジ
スタＲＭＤはレジスタＲＣＤに、レジスタＲＭＥはレジ
スタＲＣＥに転送されるので問題はない。

（ｂ）の分岐命令では、クロック制御のもとにレジスタ
ＲＭＤの内容はレジスタＲＣＤに転送され、レジスタＲ
ＭＥの内容はレジスタＲＣＥに転送されるので、実行さ
れない命令のアドレスであるＢ＋１．８＋２は、従来の
ようにヒストリデータとしてヒストリメモリＨＭに格納
されることはない。

（Ｃ）の命令Ｂが２τ命令では、クロック制御のもとに
レジスタＲＭＤの内容はレジスタＲＣＤに転送され、レ
ジスタＲＭＥの内容はレジスタＲＣＥに転送されるので
レジスタＲＣＥの内容が格納され、従来のように２命令
後のアドレスＤが２ｒ格納されてしまうことはない。

（ｄ）の命令ＡがＣ８Ｉビツトエラーでは、エラーの判
定はＥステージで行われるが、判定が行われる間は八が
レジスタＲＣＥに入力されるので八が連続してヒストリ
メモリに格納され、従来のようにヒストリデータとして
実行されないＢ、　Ｃが格納されてしまうことはない。

〔発明の効果〕

以上説明したように、本発明によれば、ヒストリメモリ
に格納されるデータは、全て実行サイクルに関するもの
となるので、ヒストリメモリの解読時に余分な翻訳作業
が無くなり、デバグ作業等の効率化を図る上で効果があ
る。

【図面の簡単な説明】

第１図は、本発明の原理構成図、 第２図は、本発明の一実施例マイクロプロセッサのブロ
ック構成図、 第３図（ａ）〜（ｄ）は、第２図構成のタイムチャート
、 第４図は、従来のマイクロプロセッサのブロック構成図
、及び 第５図（ａ）〜（ｄ）は、第４図構成のタイムチャート
である。 （符号の説明） Ｃ８・・・制御記憶、 Ｃ３Ａ・・・制御記憶アドレス制御部、ＨＭ・・・ヒス
トリメモリ、 ＲＣ・・・実行制御部、 ＲＭＤ、ＲＭＥ、ＲＣＣ，ＲＣＤ、ＲＣＥ。 ＲＤ、ＲＨＡ・・・レジスタ。 本発明の原理構成図 第１ＦＡ 本発明の一実施例　マイクロプロ七ノサ嘴戎図＄２回 ＥＣＣ゛　・誤り検出都 ＭＯＰ−Ｃ Ａ Ｂ Ｃ Ｄ Ｅ ＭＯＰ−Ｄ Ａ Ｃ Ｄ Ｅ ＭＯＰ−Ｅ Ａ Ｂ Ｃ Ｄ Ｅ ＣＳＡ−Ｅ Ａ Ｂ Ｃ Ｄ Ｅ （ａ） ＭＯＰ−Ｅ Ｂ Ｂ Ｂ ■ Ｔや１ 第２図構成のタイムチャート（そのｌ）第 図 圭 従来のマイクログロセノサの構成図 第 図 ＨＭ　・・　ヒストリメモリ ＲＣ　・・・実行制御部 ＭＯＰ−Ｃ Ａ Ｂ Ｃ Ｄ Ｄ Ｅ ＭＯＰ−Ｅ Ａ Ｂ Ｂ Ｃ Ｄ Ｅ （Ｃ） ＭＯＰ−Ｅ Ａ Ｂ Ｃ Ａ Ｂ Ｃ ＣＳ＋　ビット エフー Ｅ一有効 第２図構成のタイムチャート（その２）ＭＯＰ−Ｃ Ａ Ｂ Ｃ Ｄ Ｅ ＭＯＰ−Ｅ Ａ Ｂ Ｃ Ｄ Ｅ Ｈ−Ｄａｔａ Ａ Ｂ Ｃ Ｄ Ｅ ＭＯＰ−Ｅ Ｂ Ｂ Ｂ ■ Ｔ＋１ Ｈ−Ｄａｔａ Ｂ Ｂ・１ Ｂφ２ Ｔ Ｔ・１ （ｂ） ＭＯＰ−Ｅ Ａ Ｂ Ｂ Ｃ Ｄ Ｅ Ｈ−Ｄａｔａ Ａ Ｃ Ｄ Ｄ Ｅ （Ｃ） 第４図構成のタイムチャー］・（そのｌ）第 図

Claims (1)

1. 【特許請求の範囲】 １、制御記憶（ＣＳ）とヒストリメモリ（ＨＭ）を有す
   るマイクロプロセッサにおいて、 前記制御記憶からの読出しアドレスレジスタ（ＲＣＣ）
   と、 マイクロ命令のデコードサイクルの制御記憶アドレスレ
   ジスタ（ＲＣＤ）と、 実行サイクルの制御記憶アドレスレジスタ （ＲＣＥ）とを備え、 前記制御記憶の読出しアドレスを前記ヒストリメモリに
   格納する際に、マイクロプロセッサの制御記憶読出しア
   ドレスを、パイプラインの段数分だけ実行サイクルに到
   るまで保持し、実行サイクルが延長されたときに、実行
   サイクルに対応する制御記憶読出しアドレスをクロック
   信号に基づいて保持し続けるようにして、前記制御記憶
   読出しアドレスをヒストリメモリへの書込むようにした
   ことを特徴とするヒストリデータ制御方式。