JPH0252294B2 - - Google Patents
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- Publication number
- JPH0252294B2 JPH0252294B2 JP58202150A JP20215083A JPH0252294B2 JP H0252294 B2 JPH0252294 B2 JP H0252294B2 JP 58202150 A JP58202150 A JP 58202150A JP 20215083 A JP20215083 A JP 20215083A JP H0252294 B2 JPH0252294 B2 JP H0252294B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- error
- error detection
- shift
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
技術分野
本発明は、複数のエラー検出回路を有する情報
処理装置におけるエラー検出報告回路に関する。
処理装置におけるエラー検出報告回路に関する。
従来技術
第１図はこの種の情報処理装置のエラー検出報
告回路の従来例を示すブロツク図で、論理回路１
０，２０，３０と制御回路４０とから構成され、
論理回路１０，２０，３０は各々エラー検出回路
１１，２１，３１を有し、制御回路４０はゲート
回路４１とエラー報告があつたことを記憶するフ
リツプフロツプ４２を有している。エラー検出回
路１１，２１，３１はエラーを検出したとき
“１”となるエラー信号S11，S21，S31をそれぞれ
ゲート回路４１に出力する。ゲート回路４１では
これらの信号S11，S21，S31の論理和がとられ、
それらのうち少なくとも１つが“１”であればフ
リツプフロツプ４２に“１”がセツトされると共
にその出力信号S40が“１”になつて、エラー処
理プログラムが起動される。
告回路の従来例を示すブロツク図で、論理回路１
０，２０，３０と制御回路４０とから構成され、
論理回路１０，２０，３０は各々エラー検出回路
１１，２１，３１を有し、制御回路４０はゲート
回路４１とエラー報告があつたことを記憶するフ
リツプフロツプ４２を有している。エラー検出回
路１１，２１，３１はエラーを検出したとき
“１”となるエラー信号S11，S21，S31をそれぞれ
ゲート回路４１に出力する。ゲート回路４１では
これらの信号S11，S21，S31の論理和がとられ、
それらのうち少なくとも１つが“１”であればフ
リツプフロツプ４２に“１”がセツトされると共
にその出力信号S40が“１”になつて、エラー処
理プログラムが起動される。
このように、従来のエラー検出報告回路では、
エラー検出回路毎にエラー信号線が設けられてい
るため、エラー検出回路の数が多くなればエラー
信号数の数もそれに応じて増え、またエラー信号
の論理和をとるハードウエアを多く必要とすると
いう欠点があつた。
エラー検出回路毎にエラー信号線が設けられてい
るため、エラー検出回路の数が多くなればエラー
信号数の数もそれに応じて増え、またエラー信号
の論理和をとるハードウエアを多く必要とすると
いう欠点があつた。
発明の目的
したがつて、本発明の目的は、エラー検出回路
の数に拘わらずエラーが検出されたことを認識す
るためハードウエアの構成が少なくて済むエラー
検出報告回路を提供することである。
の数に拘わらずエラーが検出されたことを認識す
るためハードウエアの構成が少なくて済むエラー
検出報告回路を提供することである。
発明の構成
本発明のエラー検出報告回路は、シフトパス
と、各エラー検出回路でエラーが検出されたこと
を記憶する回路と、各エラー検出回路でエラーが
検出されたことを示すエラー検出信号をシフト動
作時でないときにシフトパスに出力する回路と、
シフト動作時でないときにエラー検出信号と逆極
性の信号をシフトパスに出力する回路と、シフト
パスにエラー検出信号が出力されていることを検
出する回路とを備える。
と、各エラー検出回路でエラーが検出されたこと
を記憶する回路と、各エラー検出回路でエラーが
検出されたことを示すエラー検出信号をシフト動
作時でないときにシフトパスに出力する回路と、
シフト動作時でないときにエラー検出信号と逆極
性の信号をシフトパスに出力する回路と、シフト
パスにエラー検出信号が出力されていることを検
出する回路とを備える。
実施例
以下、本発明を実施例の図面を参照しながら説
明する。第２図は本発明のエラー検出報告回路を
構成する、エラー信号をシフトパスを出力する回
路の実施例の回路図で、エラー検出回路５１とゲ
ート回路５２，５３，５４，５５，５６とフリツ
プフロツプ５７，５８とエラーが有つたことを記
憶するフリツプフロツプ５９とで構成されてい
る。SIはシフト入力信号、SOはシフト出力信号、
SMは“１”のときシフトモード、“０”のときエ
ラー検出モードであるモード信号、SCLはクロツ
ク信号である。
明する。第２図は本発明のエラー検出報告回路を
構成する、エラー信号をシフトパスを出力する回
路の実施例の回路図で、エラー検出回路５１とゲ
ート回路５２，５３，５４，５５，５６とフリツ
プフロツプ５７，５８とエラーが有つたことを記
憶するフリツプフロツプ５９とで構成されてい
る。SIはシフト入力信号、SOはシフト出力信号、
SMは“１”のときシフトモード、“０”のときエ
ラー検出モードであるモード信号、SCLはクロツ
ク信号である。
今、モード信号SMが“１”とすると、ゲート
回路５６の出力信号S56は“１”、S56′は“０”と
なり、フリツプフロツプ５７，５８，５９をシフ
ト動作状態にするとともに、ゲート回路５４を開
き、ゲート回路５２，５３を閉じる。この状態で
クロツク信号SCLを１クロツク入力させると、フ
リツプフロツプ５７にはシフト入力信号SI、フリ
ツプフロツプ５８にはフリツプフロツプ５７の内
容である出力信号S57、フリツプフロツプ５９に
はフリツプフロツプ５８の内容である出力信号
S58がそれぞれセツトされる。フリツプフロツプ
５９の内容である出力信号S59はゲート回路５４
を経てゲート回路５５からシフト出力信号SOとし
て出力される。以上のように、モード信号SMが
“１”のときシフト動作が行なわれる。
回路５６の出力信号S56は“１”、S56′は“０”と
なり、フリツプフロツプ５７，５８，５９をシフ
ト動作状態にするとともに、ゲート回路５４を開
き、ゲート回路５２，５３を閉じる。この状態で
クロツク信号SCLを１クロツク入力させると、フ
リツプフロツプ５７にはシフト入力信号SI、フリ
ツプフロツプ５８にはフリツプフロツプ５７の内
容である出力信号S57、フリツプフロツプ５９に
はフリツプフロツプ５８の内容である出力信号
S58がそれぞれセツトされる。フリツプフロツプ
５９の内容である出力信号S59はゲート回路５４
を経てゲート回路５５からシフト出力信号SOとし
て出力される。以上のように、モード信号SMが
“１”のときシフト動作が行なわれる。
次に、モード信号SMが“０”になつたものと
する。ゲート回路５６の出力信号S56は“０”、
S56′は“１”になつてゲート回路５２，５３が開
く。この状態でエラー検出回路５１でエラーが検
出されると、その出力信号S51は“１”となり、
ゲート回路５５からエラーが検出されたことを示
す“１”のシフト出力信号S0が出力される。この
とき、“１”である信号S51がフリツプフロツプ５
９にセツトされ、エラーが検出されたことが記憶
される。エラーが検出されなかつた場合、つまり
信号S51が“０”のときにはシフト入力信号SIの
内容“０”がゲート回路５３を経てゲート回路５
５からシフト出力信号S0として出力される。
する。ゲート回路５６の出力信号S56は“０”、
S56′は“１”になつてゲート回路５２，５３が開
く。この状態でエラー検出回路５１でエラーが検
出されると、その出力信号S51は“１”となり、
ゲート回路５５からエラーが検出されたことを示
す“１”のシフト出力信号S0が出力される。この
とき、“１”である信号S51がフリツプフロツプ５
９にセツトされ、エラーが検出されたことが記憶
される。エラーが検出されなかつた場合、つまり
信号S51が“０”のときにはシフト入力信号SIの
内容“０”がゲート回路５３を経てゲート回路５
５からシフト出力信号S0として出力される。
第３図は本発明の一実施例に係るエラー検出報
告回路の回路図で、論理回路６０，７０，８０と
制御回路９０から構成されている。論理回路６
０，７０，８０はそれぞれエラー検出回路６１，
７１，８１を有しており、これらエラー検出回路
６１，７１，８１は第２図に示す回路である。制
御回路９０は、シフトされたデータを保持するシ
フトデータ保持レジスタ９１とシフトモードのと
き“１”、エラー検出モードのとき“０”のモー
ド信号S92を出力する診断制御回路９２とゲート
回路９３，９４，９５とエラーが検出されたこと
を記憶するフリツプフロツプ９６から構成されて
いる。
告回路の回路図で、論理回路６０，７０，８０と
制御回路９０から構成されている。論理回路６
０，７０，８０はそれぞれエラー検出回路６１，
７１，８１を有しており、これらエラー検出回路
６１，７１，８１は第２図に示す回路である。制
御回路９０は、シフトされたデータを保持するシ
フトデータ保持レジスタ９１とシフトモードのと
き“１”、エラー検出モードのとき“０”のモー
ド信号S92を出力する診断制御回路９２とゲート
回路９３，９４，９５とエラーが検出されたこと
を記憶するフリツプフロツプ９６から構成されて
いる。
次に本回路の動作について説明する。
先づ、シフトモード時について述べる。診断制
御回路９２から“１”のモード信号S92が出力さ
れ、これによつてゲート回路９３が開いてシフト
データ保持レジスタ９１の内容である信号S91が
シフト入力信号S93としてエラー検出回路６１に
入力する。また、このときゲート回路９４の出力
信号S94（シフトモード信号SM）は“１”となつ
て、エラー検出回路６１，７１，８１内のフリツ
プフロツプ（第２図のフリツプフロツプ５７，５
８，５９）をシフト動作状態にするとともに、出
力信号S94′が“０”となつてゲート回路９５を閉
じる。そしてクロツク信号SCLが１個でる毎に、
論理回路６０では信号S93と信号S61、論理回路７
０では信号S61と信号S71、論理回路８０では信号
S71と信号S81をそれぞれシフト入力信号SI、シフ
ト出力信号SOとしてシフト動作が行なわれる。
御回路９２から“１”のモード信号S92が出力さ
れ、これによつてゲート回路９３が開いてシフト
データ保持レジスタ９１の内容である信号S91が
シフト入力信号S93としてエラー検出回路６１に
入力する。また、このときゲート回路９４の出力
信号S94（シフトモード信号SM）は“１”となつ
て、エラー検出回路６１，７１，８１内のフリツ
プフロツプ（第２図のフリツプフロツプ５７，５
８，５９）をシフト動作状態にするとともに、出
力信号S94′が“０”となつてゲート回路９５を閉
じる。そしてクロツク信号SCLが１個でる毎に、
論理回路６０では信号S93と信号S61、論理回路７
０では信号S61と信号S71、論理回路８０では信号
S71と信号S81をそれぞれシフト入力信号SI、シフ
ト出力信号SOとしてシフト動作が行なわれる。
次に、エラー検出モード時について述べる。診
断回路９２から出力されるモード信号S92は“０”
となり、これによつてゲート回路９３が閉じて論
理回路６０のシフト入力信号S93は“０”になる。
また、このときゲート回路９４の出力信号S94′は
“１”になつてゲート回路９５が開く。今、論理
回路６０，７０，８０のエラーが検出されていな
いものとすると、信号S93の内容“０”がエラー
検出回路６１，７１，８１を経て信号S81として
ゲート回路９５を通りフリツプフロツプ９６にセ
ツトされる。すなわち、フリツプフロツプ９６の
出力信号S96は“０”となつて、“エラー無し”と
判断されエラー処理は行なわれない。ゲート回路
９３を閉じるのは、シフトデータ保持レジスタ９
１の内容が“１”の場合に、これが信号S93とし
てシフトパスに出力され、信号S61，S71，S81と
順次“１”になつて“エラー有り”と判断される
からである。次に論理回路６０でのエラーが検出
されたものとする。この場合、第２図で説明した
ように、信号（シフト出力信号）S61は“１”に
なる。この信号S61の内容“１”はエラー検出回
路７１，８１を経て信号S81としてゲート回路９
５を通つてフリツプフロツプ９６にセツトされ
る。すなわちフリツプフロツプ９６の出力信号
S96は“１”となつて、“エラー検出”と判断され
エラー処理プリグラムが起動される。
断回路９２から出力されるモード信号S92は“０”
となり、これによつてゲート回路９３が閉じて論
理回路６０のシフト入力信号S93は“０”になる。
また、このときゲート回路９４の出力信号S94′は
“１”になつてゲート回路９５が開く。今、論理
回路６０，７０，８０のエラーが検出されていな
いものとすると、信号S93の内容“０”がエラー
検出回路６１，７１，８１を経て信号S81として
ゲート回路９５を通りフリツプフロツプ９６にセ
ツトされる。すなわち、フリツプフロツプ９６の
出力信号S96は“０”となつて、“エラー無し”と
判断されエラー処理は行なわれない。ゲート回路
９３を閉じるのは、シフトデータ保持レジスタ９
１の内容が“１”の場合に、これが信号S93とし
てシフトパスに出力され、信号S61，S71，S81と
順次“１”になつて“エラー有り”と判断される
からである。次に論理回路６０でのエラーが検出
されたものとする。この場合、第２図で説明した
ように、信号（シフト出力信号）S61は“１”に
なる。この信号S61の内容“１”はエラー検出回
路７１，８１を経て信号S81としてゲート回路９
５を通つてフリツプフロツプ９６にセツトされ
る。すなわちフリツプフロツプ９６の出力信号
S96は“１”となつて、“エラー検出”と判断され
エラー処理プリグラムが起動される。
ここで、フリツプフロツプ９６に“１”がセツ
トされたことでエラーを検出したことは認識でき
るが、どの論理回路でエラーを検出したかは判断
できないので、シフト動作を行なつて論理回路６
０，７０，８０の全フリツプフロツプの内容をシ
フトデータ保持レジスタ９１に読出し、第２図の
エラーを検出したことを記憶するフリツプフロツ
プ５９に“１”がセツトされているかどうかを調
べ、フリツプフロツプ５９が“１”にセツトされ
ている論理回路でエラーが検出されたと判断す
る。
トされたことでエラーを検出したことは認識でき
るが、どの論理回路でエラーを検出したかは判断
できないので、シフト動作を行なつて論理回路６
０，７０，８０の全フリツプフロツプの内容をシ
フトデータ保持レジスタ９１に読出し、第２図の
エラーを検出したことを記憶するフリツプフロツ
プ５９に“１”がセツトされているかどうかを調
べ、フリツプフロツプ５９が“１”にセツトされ
ている論理回路でエラーが検出されたと判断す
る。
発明の効果
以上説明したように、本発明は、シフトパスと
エラー信号線を共用した構成をとることにより特
別なエラー信号線を必要とせず、また、エラーが
検出されたことを認識するハードウエアは、エラ
ー検出回路の数にかかわらず、最少ですむという
効果がある。
エラー信号線を共用した構成をとることにより特
別なエラー信号線を必要とせず、また、エラーが
検出されたことを認識するハードウエアは、エラ
ー検出回路の数にかかわらず、最少ですむという
効果がある。
第１図はエラー検出報告回路の従来例の回路
図、第２図は本発明の一実施例に係るエラー検出
報告回路を構成するエラー検出回路６１，７１，
８１の回路図、第３図は本発明の一実施例に係る
エラー検出報告回路の回路図である。 ５１：エラー検出回路、５２，５３，５４，５
５，５６：ゲート回路、５７，５８，５９：フリ
ツプフロツプ、６０，７０，８０：論理回路、６
１，７１，８１：エラー検出回路、９０：制御回
路、９１：シフトデータ保持レジスタ、９２：診
断制御回路、９３，９４，９５：ゲート回路、９
６：フリツプフロツプ。
図、第２図は本発明の一実施例に係るエラー検出
報告回路を構成するエラー検出回路６１，７１，
８１の回路図、第３図は本発明の一実施例に係る
エラー検出報告回路の回路図である。 ５１：エラー検出回路、５２，５３，５４，５
５，５６：ゲート回路、５７，５８，５９：フリ
ツプフロツプ、６０，７０，８０：論理回路、６
１，７１，８１：エラー検出回路、９０：制御回
路、９１：シフトデータ保持レジスタ、９２：診
断制御回路、９３，９４，９５：ゲート回路、９
６：フリツプフロツプ。
Claims (1)
- １ 複数のエラー検出回路を有する情報処理装置
において、シフトパスと、各エラー検出回路でエ
ラーが検出されたことを記憶する回路と、各エラ
ー検出回路でエラーが検出されたことを示すエラ
ー検出信号をシフト動作時でないときにシフトパ
スに出力する回路と、シフト動作時でないときに
エラー検出信号と逆極性の信号をシフトパスに出
力する回路と、シフトパスにエラー検出信号が出
力されていることを検出する回路とを備えること
を特徴とするエラー検出報告回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58202150A JPS6095645A (ja) | 1983-10-28 | 1983-10-28 | エラ−検出報告回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58202150A JPS6095645A (ja) | 1983-10-28 | 1983-10-28 | エラ−検出報告回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6095645A JPS6095645A (ja) | 1985-05-29 |
| JPH0252294B2 true JPH0252294B2 (ja) | 1990-11-13 |
Family
ID=16452789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58202150A Granted JPS6095645A (ja) | 1983-10-28 | 1983-10-28 | エラ−検出報告回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6095645A (ja) |
-
1983
- 1983-10-28 JP JP58202150A patent/JPS6095645A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6095645A (ja) | 1985-05-29 |
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