JPS594800B2 - メモリ回路 - Google Patents
メモリ回路Info
- Publication number
- JPS594800B2 JPS594800B2 JP54044685A JP4468579A JPS594800B2 JP S594800 B2 JPS594800 B2 JP S594800B2 JP 54044685 A JP54044685 A JP 54044685A JP 4468579 A JP4468579 A JP 4468579A JP S594800 B2 JPS594800 B2 JP S594800B2
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- JP
- Japan
- Prior art keywords
- circuit
- signal
- memory
- input
- address
- Prior art date
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- Expired
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- Debugging And Monitoring (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明は複数のメモリを具え、入力信号をフレーム単位
で入力し、かつ出力するメモリ回路奢こおいて、誤りの
通過を少くすることができる回路形 。
で入力し、かつ出力するメモリ回路奢こおいて、誤りの
通過を少くすることができる回路形 。
式の発明に関するものである。伝送路から受信した信号
をフレーム単位で記憶し、フレーム単位で出力するメモ
リ回路は、既１こ広く用いられている。
をフレーム単位で記憶し、フレーム単位で出力するメモ
リ回路は、既１こ広く用いられている。
第１図は従来のこのようなメモリ回路の構成を示すブロ
ック図である。
ック図である。
同図において入力信号ａ５はフレーム同期回路１におい
てフレームクロックを分離される。フレームクロック信
号は１／２分周回路２において２分周される。２分周さ
れた信号はＡＮＤゲート３と、インバータ４を経てＡＮ
Ｄゲート５とに加えられて、ＡＮＤゲート３、５を１０
交互に開く。
てフレームクロックを分離される。フレームクロック信
号は１／２分周回路２において２分周される。２分周さ
れた信号はＡＮＤゲート３と、インバータ４を経てＡＮ
Ｄゲート５とに加えられて、ＡＮＤゲート３、５を１０
交互に開く。
これによつて１フレームごとにメモリ６、Ｔに交互奢こ
入力信号が加えられてこれを記憶する。メモリ６、Ｔの
出力はそれぞ゜れＡＮＤゲ゛一ト８、９を経てＯＲゲー
ト１０をこ入力される。ＡＮＤゲート８、９にはそれぞ
れ１／２分周回路１５２の出力およびインバータ４の出
力力功口えられており、これによつてＡＮＤゲート８、
９は交互に開閉し、メモリ６、Ｔの出力はＯＲゲート１
０を経て交互に出力されて出力ｂを生じる。このように
第１図の回路において、メモリ６、クＯＴは交互１こ選
択されて入力信号を書き込まれて記憶し、同時に書き込
みに使用されていない側のメモリからその内容が読み出
される。
入力信号が加えられてこれを記憶する。メモリ６、Ｔの
出力はそれぞ゜れＡＮＤゲ゛一ト８、９を経てＯＲゲー
ト１０をこ入力される。ＡＮＤゲート８、９にはそれぞ
れ１／２分周回路１５２の出力およびインバータ４の出
力力功口えられており、これによつてＡＮＤゲート８、
９は交互に開閉し、メモリ６、Ｔの出力はＯＲゲート１
０を経て交互に出力されて出力ｂを生じる。このように
第１図の回路において、メモリ６、クＯＴは交互１こ選
択されて入力信号を書き込まれて記憶し、同時に書き込
みに使用されていない側のメモリからその内容が読み出
される。
このような動作を１フレームごとに交互１こ繰り返す。
ＡＮＤゲート８、９およびＯＲゲート１０は選択回路１
１■５ を形成している。第１図の回路蚤こおいて、出
力ｂ＆秤は例えばパリテイチェック回路１２が設けられ
ており、フレームごとをこ出力１こおけるパリテイエラ
ーをチェックし、これによつてそのフレームの信号が有
効であ−３０るか否かを判断した後に情報として使用す
ることが行われている。
ＡＮＤゲート８、９およびＯＲゲート１０は選択回路１
１■５ を形成している。第１図の回路蚤こおいて、出
力ｂ＆秤は例えばパリテイチェック回路１２が設けられ
ており、フレームごとをこ出力１こおけるパリテイエラ
ーをチェックし、これによつてそのフレームの信号が有
効であ−３０るか否かを判断した後に情報として使用す
ることが行われている。
しかしながら、パリテイチェックだけでは誤り検出能力
が低く、従つて誤つた信号が通過してしまう場合が考え
られる。
が低く、従つて誤つた信号が通過してしまう場合が考え
られる。
また情報を処理する場合１５にそのフレームの信号が有
効か否かを判定した後処理する必要があつた。なおこの
ような誤りの原因としては伝送路の瞬断による場合が通
常最も多い。本発明はこのような従来技術の欠点を除去
しようとするものであつて、その目的はパリテイチエツ
ク以外に、メモリ回路に誤り発生時の入力信号インヒビ
ツト機能を追加し、誤りを含むフレームの信号を通過さ
せないことにより情報処理部での処理を簡略化すること
ができるメモリ回路を提供すること１こある。
効か否かを判定した後処理する必要があつた。なおこの
ような誤りの原因としては伝送路の瞬断による場合が通
常最も多い。本発明はこのような従来技術の欠点を除去
しようとするものであつて、その目的はパリテイチエツ
ク以外に、メモリ回路に誤り発生時の入力信号インヒビ
ツト機能を追加し、誤りを含むフレームの信号を通過さ
せないことにより情報処理部での処理を簡略化すること
ができるメモリ回路を提供すること１こある。
この目的を達成するため本発明のメモリ回路１こおいて
は、複数個のメモリを具え入力信号を一定周期ごと１こ
順次前記複数個のメモリ１こ交互１こ書き込みかつ読み
出すメモリ回路において、入力信号が書き込まれるべき
メモリを選択するためのアドレスを発生するアドレス発
生回路と、入力信号が異常であることを検出して信号を
発生する入力異常発生回路とを具え、該人力異常発生回
路の信号１こよつて前記アドレス発生回路から前記複数
個のメモリに割当てられた以外のアドレスを発生するこ
と｛こよつて誤りを含む入力信号のメモリへの書き込み
を抑制したことを特徴としている。以下実施例について
説明する。
は、複数個のメモリを具え入力信号を一定周期ごと１こ
順次前記複数個のメモリ１こ交互１こ書き込みかつ読み
出すメモリ回路において、入力信号が書き込まれるべき
メモリを選択するためのアドレスを発生するアドレス発
生回路と、入力信号が異常であることを検出して信号を
発生する入力異常発生回路とを具え、該人力異常発生回
路の信号１こよつて前記アドレス発生回路から前記複数
個のメモリに割当てられた以外のアドレスを発生するこ
と｛こよつて誤りを含む入力信号のメモリへの書き込み
を抑制したことを特徴としている。以下実施例について
説明する。
第２図は本発明のメモリ回路の一実施例の構成を示すプ
ロツク図である。
ロツク図である。
同図１こおいて符号１，２，３，５，６，７およびＡ，
ｂのあられすところは第１図の場合と異ならない。２１
は選択回路（ＳＥＬ）、２２はアドレス発生回路、２３
は入力異常検出回路、２４はデコーダである。
ｂのあられすところは第１図の場合と異ならない。２１
は選択回路（ＳＥＬ）、２２はアドレス発生回路、２３
は入力異常検出回路、２４はデコーダである。
第２図ｆこおいてフレーム同期回路１は入力信号ａから
フレ一１、クロツクを分離してアドレス発生回路２２１
こ与える。
フレ一１、クロツクを分離してアドレス発生回路２２１
こ与える。
アドレス発生回路２２はこれによつてメモリ６に対する
アドレスＡと、メモリ７に対するアドレスＢとをフレー
ムごとに交互ｆこ発生する。デコーダ２３はアドレスＡ
，Ｂを検出してこれに対応してＡＮＤゲート３，５１こ
対して交互に６１”を与える。これをこよつてＡＮＤゲ
ート３，５は交互１こ開いて、入力信号ａはフレームご
とに交互にメモリ６，７に書き込まれる。一方、フレー
ム同期回路１で分離されたフレームクロツク信号１／２
分周回路２に加えられて２分周される。２分周された信
号は選択回路２１に加えられる。
アドレスＡと、メモリ７に対するアドレスＢとをフレー
ムごとに交互ｆこ発生する。デコーダ２３はアドレスＡ
，Ｂを検出してこれに対応してＡＮＤゲート３，５１こ
対して交互に６１”を与える。これをこよつてＡＮＤゲ
ート３，５は交互１こ開いて、入力信号ａはフレームご
とに交互にメモリ６，７に書き込まれる。一方、フレー
ム同期回路１で分離されたフレームクロツク信号１／２
分周回路２に加えられて２分周される。２分周された信
号は選択回路２１に加えられる。
選択回路２１はアドレス発生回路２２と同期して、メモ
リ６，７のうち書き込み状態にないものから１フレーム
ずつ読み出された信号を交互に選択して出力ｂとして出
力する。入力信号ａに断などの異常が発生すると、入力
異常検出回路２３はこれを検出して信号を発生する。ア
ドレス発生回路２２は入力異常検出回路２３からの信号
１こ応じて前述のアドレスＡ，Ｂ以外のアドレス、例え
ばＣを発生する。デコーダ２４はアドレスＣを受けたと
きＡＮＤゲート３，５のいずれに対しても゛１゛を出力
しない。従つてゲート３，５はいずれも閉じて入力信号
ａはインヒビツトされ、メモリ６，７のいずれに対して
も新たな書き込みは行われない。この状態では、メモリ
６，７は入力信号の異常が生じる以前の入力信号を記憶
しているので、これを選択回路２１を経て読み出すこと
１こよつて入力信号異常発生前の入力何号を引き続いて
出力することができる。
リ６，７のうち書き込み状態にないものから１フレーム
ずつ読み出された信号を交互に選択して出力ｂとして出
力する。入力信号ａに断などの異常が発生すると、入力
異常検出回路２３はこれを検出して信号を発生する。ア
ドレス発生回路２２は入力異常検出回路２３からの信号
１こ応じて前述のアドレスＡ，Ｂ以外のアドレス、例え
ばＣを発生する。デコーダ２４はアドレスＣを受けたと
きＡＮＤゲート３，５のいずれに対しても゛１゛を出力
しない。従つてゲート３，５はいずれも閉じて入力信号
ａはインヒビツトされ、メモリ６，７のいずれに対して
も新たな書き込みは行われない。この状態では、メモリ
６，７は入力信号の異常が生じる以前の入力信号を記憶
しているので、これを選択回路２１を経て読み出すこと
１こよつて入力信号異常発生前の入力何号を引き続いて
出力することができる。
本発明のメモリ回路は、入力源が遠隔地１こある各種装
置からの警報信号を受信するような場合に用いることが
できるものであつて、伝送路等において誤りが発生した
場合、このような誤りの信号を出力１こ通過ざせるより
はむしろ１フレーム前の入力信号を出力すること１こよ
つて、その後の処理を簡略化できるような装置｝こおい
て用いるのに適している。
置からの警報信号を受信するような場合に用いることが
できるものであつて、伝送路等において誤りが発生した
場合、このような誤りの信号を出力１こ通過ざせるより
はむしろ１フレーム前の入力信号を出力すること１こよ
つて、その後の処理を簡略化できるような装置｝こおい
て用いるのに適している。
このような装置においては通常、入力信号の変化は緩慢
であり、従つて１フレーム前の入力信号を出力すること
｝こよつて大きな支障を生じないことが多い。
であり、従つて１フレーム前の入力信号を出力すること
｝こよつて大きな支障を生じないことが多い。
従つて本発明のメモリ回路を用いた場合、人力信号の異
常｛こ基づく誤つた信号を出力することによるじよう乱
を防止し、その後の処理を簡略化でき、従つて全体とし
て装置を簡略化することが可能であり、極めて有効なも
のである。
常｛こ基づく誤つた信号を出力することによるじよう乱
を防止し、その後の処理を簡略化でき、従つて全体とし
て装置を簡略化することが可能であり、極めて有効なも
のである。
第１図は従来のメモリ回路の構成を示すプロツク図、第
２図は本発明のメモリ回路の一実施例の構成を示すプロ
ツク図である。 １・・・・・・フレーム同期回路、２・・・・・・１／
２分周回路、３・・・・・・ＡＮＤゲート、４・・・・
・・インバータ、５・・・・・・ＡＮＤゲート、６，７
・・・・・・メモリ、８，９・・・・・・ＡＮＤゲート
、 １０・・・・・・０Ｒゲート、 １１・・・・・・
選択回路、１２・・・・・・パリテイチエツク回路、２
１・・・・・・選択回路（ＳＥＬ）、２２・・・・・・
アドレス発生回路、２３・・・・・・入力異常検出回路
、２４・・・・・・デコーダ。
２図は本発明のメモリ回路の一実施例の構成を示すプロ
ツク図である。 １・・・・・・フレーム同期回路、２・・・・・・１／
２分周回路、３・・・・・・ＡＮＤゲート、４・・・・
・・インバータ、５・・・・・・ＡＮＤゲート、６，７
・・・・・・メモリ、８，９・・・・・・ＡＮＤゲート
、 １０・・・・・・０Ｒゲート、 １１・・・・・・
選択回路、１２・・・・・・パリテイチエツク回路、２
１・・・・・・選択回路（ＳＥＬ）、２２・・・・・・
アドレス発生回路、２３・・・・・・入力異常検出回路
、２４・・・・・・デコーダ。
Claims (1)
- １ 複数個のメモリを具え入力信号を一定周期ごとに順
次前記複数個のメモリに交互に書き込みかつ読み出すメ
モリ回路において、入力信号が書き込まれるべきメモリ
を選択するためのアドレスを発生するアドレス発生回路
と、入力信号が異常であることを検出して信号を発生す
る入力異常発生回路とを具え、該入力異常発生回路の信
号によつて前記アドレス発生回路から前記複数個のメモ
リに割当てられた以外のアドレスを発生することによつ
て誤りを含む入力信号のメモリへの書き込みを抑制した
ことを特徴とするメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54044685A JPS594800B2 (ja) | 1979-04-12 | 1979-04-12 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54044685A JPS594800B2 (ja) | 1979-04-12 | 1979-04-12 | メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55139696A JPS55139696A (en) | 1980-10-31 |
| JPS594800B2 true JPS594800B2 (ja) | 1984-01-31 |
Family
ID=12698277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54044685A Expired JPS594800B2 (ja) | 1979-04-12 | 1979-04-12 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS594800B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2526460Y2 (ja) * | 1993-07-30 | 1997-02-19 | オリオン電機株式会社 | 診察台 |
-
1979
- 1979-04-12 JP JP54044685A patent/JPS594800B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55139696A (en) | 1980-10-31 |
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