JPH0252427B2 - - Google Patents

Info

Publication number
JPH0252427B2
JPH0252427B2 JP55002871A JP287180A JPH0252427B2 JP H0252427 B2 JPH0252427 B2 JP H0252427B2 JP 55002871 A JP55002871 A JP 55002871A JP 287180 A JP287180 A JP 287180A JP H0252427 B2 JPH0252427 B2 JP H0252427B2
Authority
JP
Japan
Prior art keywords
conductive layer
word line
semiconductor
charge storage
metal conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP55002871A
Other languages
English (en)
Other versions
JPS56100463A (en
Inventor
Hiroyuki Kinoshita
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Shibaura Electric Co Ltd filed Critical Tokyo Shibaura Electric Co Ltd
Priority to JP287180A priority Critical patent/JPS56100463A/ja
Priority to DE8181100131T priority patent/DE3175508D1/de
Priority to EP81100131A priority patent/EP0032695B1/en
Publication of JPS56100463A publication Critical patent/JPS56100463A/ja
Priority to US06/564,370 priority patent/US4604639A/en
Publication of JPH0252427B2 publication Critical patent/JPH0252427B2/ja
Granted legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G11C11/4125—Cells incorporating circuit means for protecting against loss of information
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/005—Circuit means for protection against loss of information of semiconductor storage devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H10D64/519—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their top-view geometrical layouts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W42/00—Arrangements for protection of devices
    • H10W42/20—Arrangements for protection of devices protecting against electromagnetic or particle radiation, e.g. light, X-rays, gamma-rays or electrons
    • H10W42/25—Arrangements for protection of devices protecting against electromagnetic or particle radiation, e.g. light, X-rays, gamma-rays or electrons against alpha rays, e.g. for outer space applications

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 この発明は半導体集積回路、特に電荷保持部を
有する半導体メモリ装置に関する。
動的に電荷を保持するダイナミツク・ランダ
ム・アクセス・メモリ（dRAM）では、キヤパ
シタに電荷があるかないかによつてデータ“１”
或いは“０”を判別している。従つて、リーク電
流によるキヤパシタの電荷の消失を極小に抑える
ことが重要であるが、最近集積回路のパツケージ
中に含まれる極く微量のウラン（Ｕ）、トリウム
（Th）等からのα線によつてもキヤパシタの電荷
が消失して誤動作を引き起すことが、T.C.May
et al“Ａ new physical mechanism for soft
errors in dynamic memories”16th annual
proceedings of 1978 International Physics
Symposium p.p.33〜40によつて明らかにされて
いる。この誤動作は永久的に続くものではなく次
の書き込みサイクルで完全に回復することからソ
フト・エラーと呼ばれている。
このソフト・エラーの機構は次の通りである。
パツケージを構成するセラミツク、ガラス、或い
はプラスチツク充填剤に含まれる微量（ppmオー
ダ）のＵ，Thからα線が放射され、第１図に示
すように、α粒子は酸化膜、ポリシリコン層；ア
ルミニウム導電層等を貫通してシリコン半導体基
板に達しSi結晶と衝突しながら電子−正孔対を発
生させる。この電子−正孔対のうち少数キヤリア
（基板がｐ形、すなわちｎチヤンネルの場合には
電子）の一部はメモリセルのキヤパシタの一方の
電極である半導体基板表面の空乏層中に蓄積さ
れ、メモリセルの“１”データ（少数キヤリアが
空の状態）を“０”データに反転させてしまう。
このとき、多数キヤリア（ｎチヤンネルの場合に
は正孔）は基板側に流れる。
このように、ソフトエラーはα線の半導体基板
への照射によつて電子−正孔対が発生することに
原因するもので、最近のメモリの大容量化、すな
わちメモリセル数の増大と、これに伴うメモリセ
ルの蓄積電荷量の減少によつてソフトエラーの問
題が深刻になつてくる。
ソフトエラー対策として次のようなことが考え
られている。
(1) パツケージの改良…セラミツク、ガラス等の
Ｕ，Thの含有率を低下させる。
(2) デバイス設計で対処…少数キヤリアの影響を
受けにくいようにメモリセルの蓄積電荷量を増
大させる。
(3) チツプ表面をコーテイングする…ポリイミド
等の高分子物質を塗布してα線入射を阻止す
る。
上述した対策(1)の場合には、パツケージの価格
が上昇し、(2)の場合にはキヤパシタ部の面積すな
わちメモリセルの面積が増大することになるので
大容量化に反し、そして(3)の場合には工程数が増
加し、信頼性上の問題が発生しうる。従つて、チ
ツプサイズ、工程数の増加なしにチツプ自体をα
線に強くすることが望まれる。
α線はメモリセルだけでなく、センスアンプ、
デコーダ等の周辺回路部においても、誤動作を引
き起しうるが、メモリセル以外ではMOSキヤパ
シタ等の容量が大きく、従つて蓄積電荷量が多き
こと、占有面積がメモリセルに比べて小さい、す
なわちα線の入射する確率が小さいこと、ダイナ
ミツクメモリセルの場合にはメモリセルに比べ周
辺回路のリフレツシユ間隔が一般には短く電荷の
減衰が少ないこと等の理由により、周辺回路では
メモリセルに比し誤動作の確率はかなり低いもの
と考えられる。それ故メモリセルでのソフトエラ
ー対策が重要である。
この発明の目的は、ソフトエラーの発生の確率
が減少するように改良された半導体メモリ装置を
提供することである。
以下、この発明を図面を参照して説明するが、
それに先立つて従来のメモリセルの構造について
説明する。
最近のdRAMに用いられている大容量化に適
する２層ポリシリコン構造を有する１トランジス
タメモリセルの断面図、上面図、及び回路図を第
２図Ａ，Ｂ及びＣに示す。第２図Ｃに示すよう
に、１トランジスタメモリセルはMOSトランジ
スタT1とキヤパシタC1とから成り、トランジス
タT1のゲートはメモリセルをアクセスするため
のワード線に接続され、ドレイン及びソースのう
ち一方の電極はデータ読出しまたは書込みのため
のデータ線に接続され、そして他方の電極と所定
の電位に接続された情報蓄積線との間にキヤパシ
タC1が接続される。ワード線の電位を高くする
ことによりトランジスタT1が導通して、データ
線上のデータがキヤパシタC1に書込まれるか或
いはキヤパシタC1上のデータがデータ線に読出
される。このようなメモリセルは第２図Ａに示す
ような構造を有し、例えばｐ形シリコン半導体基
板１０の表面に形成された酸化膜（SiO2）１１
に２層ポリシリコン層１２，１３が形成され、隣
接してデータ線となるｎ形の不純物拡散領域１４
が形成される。ここで、情報蓄積線を形成する一
方のポリシリコン層１２と基板表面の反転層との
間で電荷保持部となるMOSキヤパシタC1が酸化
膜の薄い部分で形成され、基板表面に電荷が蓄積
される。トランジスタのゲート電極を形成する他
方のポリシリコン層１３と、不純物拡散領域１４
と、MOSキヤパシタC1の一電極である基板表面
の反転層とでトランジスタT1が形成される。す
なわち、メモリセルがアクセスされるときには、
ポリシリコン層１３の下の酸化膜の薄い部分で基
板表面にｎ形のチヤンネルが形成されてデータ線
１４とMOSキヤパシタC1の基板表面の反転層と
が接続されてこの間でデータの転送が行われる。
ポリシリコン層１３は、データ線１４及びポリシ
リコン層１２，１３上を延長配線されたワード線
を形成するアルミニウム導電層１５と酸化膜１１
に設けられたコンタクトホール１７を介して電気
的に接続される。アルミニウム導電層１５の上部
には保護膜（通常はリンガラス）１６が付けられ
る。
パツケージから飛来したα粒子は、酸化膜、ポ
リシリコン層及びアルミニウム導電層に衝突して
そのエネルギーを失うが、これらの厚さが薄い
（酸化膜合計で１〜２ミクロン、ポリシリコン２
層で0.4〜0.7ミクロン、アルミニウム層で1.0〜
1.5ミクロン）こと、そしてこれらでの飛程が比
較的長いこともあつて半導体基板に到達する。し
かし、酸化膜等で失うエネルギーは0.5〜2MeV
であり、α粒子の平均エネルギー5MeV弱に比べ
ればかなりの割合となり、その分半導体基板内で
発生する電子−正孔対の数が減少してソフトエラ
ーの発生率は低下する。しかしながら、従来のメ
モリセルの構造では、第２図Ｂに示すように、ア
ルミニウム導電層のワード線１５は容量を極力減
らしてスピードアツプを画るためポリシリコン層
１３との接続部１７を除いて細く（通常は設計規
則の最小幅４〜５ミクロン）形成されている。従
つて、アルミニウム導電層１５の幅は点線１８で
示す電荷保持部の幅（12〜13ミクロン）より狭
く、このため電荷保持部のアルミニウム導電層で
被われていない部分での電子−正孔対の発生率が
被われた部分でよりも高くなる。ちなみに、電荷
保持部の端部をわずかに被うコンタクトホール１
７の周囲のAl導電層の幅は約10ミクロンである。
第３図は、この発明の一実施例による半導体メ
モリの上面図を示すものである。この実施例によ
る半導体メモリは、データ線１４の片側にメモリ
セルが設けられるとともに隣接するデータ線間に
２個のメモリセルが一線上に配置された公知の構
成を有しているが、アルミニウム導電層１５を電
荷保持部上部で幅広く形成してアルミニウム導電
層１５で被われる電荷保持部の面積を従来より大
きくしている。これによつて電荷保持部に飛来す
るα線のエネルギーを常に減じ、電子−正孔対の
発生量を減少させる。
電荷保持部上でアルミニウム導電層（ワード
線）１５を隣接するメモリセルに接続されるワー
ド線と接触しない範囲（通常は設計規則の最小間
隔４〜５ミクロン）でできるだけ広く形成するの
が望ましい。第３図の例では、隣接するアルミニ
ウム導電層と接触しない様にアルミニウム導電層
間隔は設計規則の最小間隔を用い、アルミニウム
導電層１５を電荷保持部の幅より広く形成して電
荷保持部の全面を被つている。しかしながら、こ
の発明は、これに限定されるものではなく、電荷
保持部の実質的部分（この発明においては、第２
図Ｂに示すコンタクトホール部１７のアルミニウ
ム導電層によつて被われている部分を除くという
意味で使用される）を被うアルミニウム導電層１
５の幅をコンタクトホール部での幅と等しく或い
はより広くするだけでも良い。または、電荷保持
部の実質的部分上部のアルミニウム導電層１５の
幅を集積回路中で用いられる設計規則の最小値
（前述したように４〜５ミクロン）より広くする
だけでも従来よりは効果的である。
また、ワード線１５をデータ線１４上部に至る
まで広くしても良いが、図示したように、ポリシ
リコン層１３のトランジスタ部の中間（ポリシリ
コン層１２とアルミニウム導電層１５との間のマ
スク合せ時のずれ等、若干の余裕を見込んでおけ
ば良い）で細くするのがデータ線容量の低下、結
合ノイズの減少という点で好ましい。
この発明の構成によりメモリセルの電荷保持部
上のアルミニウム導電層によつてα粒子は従来の
場合よりもエネルギーを失うことになる。アルミ
ニウム導電層は厚さが1.0〜1.5ミクロンと比較的
厚く、この部分でのα粒子のエネルギー損失は
0.3〜0.5MeVで、このため電荷保持部に到来する
α粒子のエネルギーは第２図に示す従来のメモリ
セルの場合より減少することになる。α粒子エネ
ルギーが減るとその分少数キヤリア発生量が減る
ことになるが、メモリセルの臨界電荷量（“１”
と“０”を区別する電荷量）との関係からα粒子
がエネルギーを失う割合より大きな割合でソフト
エラーの発生回数が減少するので効果的である。
一例を示すと、α線発生源からα線を10分間照射
した実験ではFig.2(B)の従来構成の16kdRAMで
は２〜３回のソフトエラーが発生したものが、こ
の発明の構成では0.3〜0.4回と大きく改善されて
いる。なお、ワード線の負荷容量はトランジスタ
部の容量が支配的で、ワード線を太くしたことに
よる容量増加は２〜10％程度でありスイツチング
スピードの悪化、消費電力の増加は非常に小さく
抑えられる。
このように、この発明によれば何らのプロセス
上の変更、信頼性の問題を引起すことなくソフト
エラーによる誤動作の発生確率を下げることがで
きる。
前述した実施例において、アルミニウムにマイ
グレーシヨン対策として銅を添加したり、アルミ
ニウムの代りにモリブデンを用いればα線阻止に
一層効果的である。また、MOSトランジスタや
不純物拡散領域がある半導体基板の表面数ミクロ
ンを除いて結晶中にライフタイムキラーを入れる
こと等により半導体基板の少数キヤリアのライフ
タイムを短くすれば、α線によつて発生した少数
キヤリアの拡散が抑えられるので一層効果的であ
る。
第４図は、この発明をデータ線の両側にメモリ
セルが交互に配列された場合に適用した例を示
す。この例においては、電荷保持部１８の実質的
部分上で対応するワード線１５は幅がより広く、
すなわち図から明らかなようにコンタクトホール
部１７での幅と等しくなるように形成されてい
る。この半導体メモリでは１つのメモリセルにつ
き２本のワード線１５，１５′が配線されるので、
電荷保持部１８の一端部が隣接するワード線１
５′によつて被われるように、電荷保持部１８は
ワード線１５に対して非対称に形成されている。
この第４図の例は、第３図のメモリセルより効果
が小さいもののワード線の幅が狭くかつ電荷保持
部が隣りのワード線によつても被われていない従
来のメモリセルに比しより効果的である。
第５図は、この発明をデータ線の両側にメモリ
セルが交互に接続され、隣接するデータ線間には
１個のメモリセルが横一線上に配置されたメモリ
に適用した実施例を示す。この形式のメモリセル
では、従来電荷保持部がワード線によつてほとん
ど被われていないが、この発明においては電荷保
持部１８をコンタクトホール部１７とその両側で
幅広く形成された自己のワード線１５と、同様に
幅広く形成された隣接するワード線１５′とで被
い、電荷保持部のワード線によつて被われる面積
を従来の場合より大きくしている。
前述した実施例ではワード線がアルミニウム導
電層によつて形成され、一方データ線が不純物拡
散領域によつて形成されているが、第６図のよう
にワード線をポリシリコン層１３により、データ
線をアルミニウム導電層１５により形成すること
も可能である。第６図の例では、電荷保持部１８
を被うアルミニウム導電層１５がコンタクトホー
ル１７′にて不純物拡散領域１４と電気的に接続
される。また、アルミニウム導電層１５は電荷保
持部１８の全面を被うように、電荷保持部１８の
幅より広く形成されているが、第３図の例の場合
について説明したように設計規則の最小幅より広
ければ良い。この実施例ではアルミニウム導電層
によるデータ線の容量が増大して信号電圧の低下
を招き、この点では不利である。
第７図は、第８図に示すようなフリツプフロツ
プ回路を有するスタチツクランダムアクセスメモ
リ（sRAM）の例を示す。なお第７図、第８図
は本発明に属するものではなく、公知化を目的と
しただけのものである。第８図の回路において
は、交差接続される１対のトランジスタT2及び
T3が負荷抵抗R1及びR2を通して高電圧電源VDD
に接続され、フリツプフロツプ回路を構成する。
フリツプフロツプ回路の出力は転送トランジスタ
T1及びT4を介して１対のデータ線に接続され、
転送トランジスタのゲートはワード線に接続され
る。
最近のsRAMでは、消費電力を減らすために
負荷抵抗R1及びR2をポリシリコン層で形成して
高抵抗としている。したがつて、フリツプフロツ
プ回路への供給電流は室温で0.01〜10nA程度で
あり、sRAMといえどもα線によつて発生する
少数キヤリアの影響を受ける。
第７図の例では、トランジスタ及び負荷抵抗は
一層のポリシリコン層によつて形成されている。
負荷抵抗R1，R2を形成するポリシリコン層２２，
２３は不純物拡散領域から成るVDD電源線２１に
接続され、他端は不純物拡散領域２４，２５及び
ポリシリコン層３０，２９に接続され、フリツプ
フロツプトランジスタT3，T2が形成される。図
中斜線交差部にてポリシリコン層２２，２３，２
９，３０は不純物拡散領域２１，２４，２５と電
気的に接続される。不純物拡散領域２６はポリシ
リコン層２９，３０の中間でアルミニウム導電層
のVss電源線３２に接続される。アルミニウム導
電層のデータ線３３，３４は、ポリシリコン層よ
り成るワード線３１によつて形成された転送トラ
ンジスタT1，T4の下側で不純物拡散領域２７，
２８と接続されるとともに上方へ延長配線され
る。
ところで、α線照射によつて発生した少数キヤ
リアは電荷保持部の不純物拡散領域（或いは反転
層）の空乏層中に捕えられることによつてソフト
エラーが引き起されるので、主たる電荷保持部で
あるトランジスタのゲート（容量が大きい）の上
部でなく電荷保持部の不純物拡散領域の上部をア
ルミニウム導電層で被つてやれば良い。したがつ
て、第７図のように、フリツプフロツプ回路の出
力部を構成する高抵抗ポリシリコン層２２，２３
からワード線３１に至る不純物拡散領域２４，２
５の上部を延長配線されたアルミニウム導電層３
３，３４で被つてやれば良い。すなわち、ポリシ
リコン層２２，２３からワード線３１までアルミ
ニウム導電層３３，３４の一部分を設計規則の最
小幅よりも幅広く形成してフリツプフロツプ回路
の出力部の全面を被つている。この例では、デー
タ線のアルミニウム導電層によつて電荷保持部を
被つているが、アルミニウム導電層であればデー
タ線に限定されない。
以上述べたように、動的に電荷を蓄えたり、或
いは供給電流が小さい回路において、電荷保持部
となる不純物拡散領域或いは反転層の上部を金属
導電層で被う面積を従来の場合よりも大きくする
ことによりα線照射によつて発生するソフトエラ
ーの発生率を減少させることができる。
尚、具体的実施例での説明では、半導体基板の
電荷保持部が不純物拡散領域あるいは反転層から
構成される場合であつたが、電荷保持部が不純物
拡散領域および反転層から構成される場合にもこ
の発明を適用できることは言うまでもない。（第
９図に、電荷保持部Ｃが不純物領域C1および反
転層C2から構成される場合の原理図を示してお
く）したがつて、この発明は、電荷保持部が不純
物拡散領域で構成される場合、反転層によつて構
成される場合、および不純物拡散領域と反転層に
よつて構成される場合を包含するものである。
またこの発明によれば、チツプサイズの増大、
製造工程の増加を全くもたらさず、かつ高信頼度
の半導体メモリ装置が得られる。
以上この発明を１個のトランジスタとキヤパシ
タを使用した１トランジスタメモリセルについて
説明したが、この発明は３トランジスタメモリセ
ル、４トランジスタメモリセル等のダイナミツク
メモリセルにも適用できることは勿論である。更
には、金属導電層は延長配線されるものに限るこ
とはなく、電荷保持部となる不純物拡散領域或い
は反転層の上部だけに金属導電層がある場合でも
良いことは言うまでもない。
【図面の簡単な説明】
第１図はα線照射によつてシリコン半導体基板
中に電子−正孔対が発生する様子を示す図、第２
図Ａ，Ｂ，Ｃはそれぞれ従来のダイナミツクメモ
リセルの断面図、上面図及び回路図、第３図乃至
第６図はこの発明によるダイナミツクメモリセル
の上面図、第７図はスタチツクメモリセルの上面
図、及び第８図は第７図のスタチツクメモリセル
の回路図、第９図は、電荷保持部が不純物拡散領
域と反転層とから形成される場合の原理図であ
る。

Claims (1)

  1. 【特許請求の範囲】 １ それぞれがデータ線とワード線に接続される
    とともに第１導電型の半導体基板に形成された複
    数のダイナミツクメモリセルを有し、各メモリセ
    ルは半導体基板に形成された電荷保持部と、ワー
    ド線により制御されてデータ線と電荷保持部との
    間でデータの読出し／書込みを行なうゲート部を
    有し、データ線とワード線のいずれか一方が電荷
    保持部上部で半導体基板上に配線形成された金属
    導電層から成る半導体メモリ装置において、α線
    によるソフトエラーの発生を低減させるために、
    この金属導電層は電荷保持部の不純物拡散層或い
    は反転層の上部でその他の部分上よりも幅が広く
    形成されることを特徴とする半導体メモリ装置。 ２ ダイナミツクメモリセルは１トランジスタメ
    モリセルであることを特徴とする特許請求の範囲
    第１項記載の半導体メモリ装置。 ３ 金属導電層はワード線であることを特徴とす
    る特許請求の範囲第１項記載の半導体メモリ装
    置。 ４ 金属導電層はデータ線であることを特徴とす
    る特許請求の範囲第１項記載の半導体メモリ装
    置。 ５ 金属導電層はワード線であり、電荷保持部の
    一部が他のメモリセルに接続されるワード線によ
    つて覆われるようにしたことを特徴とする特許請
    求の範囲第１項記載の半導体メモリ装置。 ６ 金属導電層はアルミニウムで形成されたもの
    であることを特徴とする特許請求の範囲第１項記
    載の半導体メモリ装置。 ７ それぞれがデータ線とワード線に接続される
    とともに第１導電型の半導体基板に形成された複
    数のダイナミツクメモリセルを有し、データ線は
    半導体基板に形成された第２導電型の半導体不純
    物領域から成り、各メモリセルは半導体基板に形
    成された電荷保持部と、データ線と電荷保持部と
    の間の半導体基板中にチヤンネルを形成するゲー
    ト部を有し、ワード線は接合部を介してゲート部
    に接続されるとともに電荷保持部を覆うように半
    導体基板上に配線形成された金属導電層から成る
    半導体メモリ装置において、α線によるソフトエ
    ラーの発生を低減させるために、金属導電層は電
    荷保持部の不純物拡散層或いは反転層の上部で接
    合部でのワード線の幅と実質的に等しいか或いは
    これ以上の幅を有し、且つ、電荷保持部の不純物
    拡散層或いは反転層と接合部以外の部分では接合
    部での幅よりも小さい幅を持つように形成される
    ことを特徴とする半導体メモリ装置。 ８ 金属導電層はアルミニウムで形成されたもの
    であることを特徴とする特許請求の範囲第７項に
    記載の半導体メモリ装置。
JP287180A 1980-01-14 1980-01-14 Semiconductor memory device Granted JPS56100463A (en)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP287180A JPS56100463A (en) 1980-01-14 1980-01-14 Semiconductor memory device
DE8181100131T DE3175508D1 (en) 1980-01-14 1981-01-09 Semiconductor memory device
EP81100131A EP0032695B1 (en) 1980-01-14 1981-01-09 Semiconductor memory device
US06/564,370 US4604639A (en) 1980-01-14 1983-12-23 Semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP287180A JPS56100463A (en) 1980-01-14 1980-01-14 Semiconductor memory device

Publications (2)

Publication Number Publication Date
JPS56100463A JPS56100463A (en) 1981-08-12
JPH0252427B2 true JPH0252427B2 (ja) 1990-11-13

Family

ID=11541408

Family Applications (1)

Application Number Title Priority Date Filing Date
JP287180A Granted JPS56100463A (en) 1980-01-14 1980-01-14 Semiconductor memory device

Country Status (4)

Country Link
US (1) US4604639A (ja)
EP (1) EP0032695B1 (ja)
JP (1) JPS56100463A (ja)
DE (1) DE3175508D1 (ja)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3380548D1 (en) * 1982-03-03 1989-10-12 Fujitsu Ltd A semiconductor memory device
JPS62150879A (ja) * 1985-12-25 1987-07-04 Mitsubishi Electric Corp 半導体記憶装置
JPH0766659B2 (ja) * 1986-01-30 1995-07-19 三菱電機株式会社 半導体記憶装置
US4884238A (en) * 1988-03-09 1989-11-28 Honeywell Inc. Read-only memory
US4852060A (en) * 1988-03-31 1989-07-25 International Business Machines Corporation Soft error resistant data storage cells
US4866498A (en) * 1988-04-20 1989-09-12 The United States Department Of Energy Integrated circuit with dissipative layer for photogenerated carriers
US5087951A (en) * 1988-05-02 1992-02-11 Micron Technology Semiconductor memory device transistor and cell structure
US5032892A (en) * 1988-05-31 1991-07-16 Micron Technology, Inc. Depletion mode chip decoupling capacitor
US6124625A (en) * 1988-05-31 2000-09-26 Micron Technology, Inc. Chip decoupling capacitor
US5266821A (en) * 1988-05-31 1993-11-30 Micron Technology, Inc. Chip decoupling capacitor
US5687109A (en) * 1988-05-31 1997-11-11 Micron Technology, Inc. Integrated circuit module having on-chip surge capacitors
JP2927463B2 (ja) * 1989-09-28 1999-07-28 株式会社日立製作所 半導体記憶装置
US5691652A (en) * 1996-02-20 1997-11-25 Hewlett-Packard Co. Completion detection as a means for improving alpha soft-error resistance
JPH11274424A (ja) * 1998-03-23 1999-10-08 Matsushita Electric Ind Co Ltd 半導体装置
US6114756A (en) 1998-04-01 2000-09-05 Micron Technology, Inc. Interdigitated capacitor design for integrated circuit leadframes
US6414391B1 (en) * 1998-06-30 2002-07-02 Micron Technology, Inc. Module assembly for stacked BGA packages with a common bus bar in the assembly
US6755700B2 (en) * 2002-11-12 2004-06-29 Modevation Enterprises Inc. Reset speed control for watercraft

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3387286A (en) * 1967-07-14 1968-06-04 Ibm Field-effect transistor memory
US3893146A (en) * 1973-12-26 1975-07-01 Teletype Corp Semiconductor capacitor structure and memory cell, and method of making
US4012757A (en) * 1975-05-05 1977-03-15 Intel Corporation Contactless random-access memory cell and cell pair
JPS5853512B2 (ja) * 1976-02-13 1983-11-29 株式会社東芝 半導体記憶装置の製造方法
US4112575A (en) * 1976-12-20 1978-09-12 Texas Instruments Incorporated Fabrication methods for the high capacity ram cell
US4240097A (en) * 1977-05-31 1980-12-16 Texas Instruments Incorporated Field-effect transistor structure in multilevel polycrystalline silicon
JPS5591145A (en) * 1978-12-28 1980-07-10 Narumi China Corp Production of ceramic package
JPS5942983B2 (ja) * 1979-04-18 1984-10-18 富士通株式会社 半導体装置
US4376983A (en) * 1980-03-21 1983-03-15 Texas Instruments Incorporated High density dynamic memory cell

Also Published As

Publication number Publication date
US4604639A (en) 1986-08-05
DE3175508D1 (en) 1986-11-27
EP0032695A2 (en) 1981-07-29
JPS56100463A (en) 1981-08-12
EP0032695A3 (en) 1983-02-16
EP0032695B1 (en) 1986-10-22

Similar Documents

Publication Publication Date Title
JP2589949B2 (ja) 記憶セル
JP4559728B2 (ja) 半導体記憶装置
US4604639A (en) Semiconductor memory device
JP2929430B2 (ja) キャパシタがないｄｒａｍおよびその製造方法
US6815839B2 (en) Soft error resistant semiconductor memory device
US4849801A (en) Semiconductor memory device having increased capacitance for the storing nodes of the memory cells
JPH03173470A (ja) 半導体記憶装置
JPS6136965A (ja) 半導体メモリ装置
US5949705A (en) DRAM cell, DRAM and method for fabricating the same
JPH06244385A (ja) スタティック型半導体記憶装置
US5030586A (en) Method for manufacturing semiconductor memory device having improved resistance to α particle induced soft errors
JPS6262065B2 (ja)
JP3281304B2 (ja) 半導体集積回路装置
US4702796A (en) Method for fabricting a semiconductor device
JPS6298765A (ja) ダイナミツクランダムアクセスメモリ
JPH0410154B2 (ja)
US4712123A (en) Dynamic memory device
JP2702999B2 (ja) 半導体記憶装置
JPH07263577A (ja) 半導体装置
JPS6136709B2 (ja)
JPS61140171A (ja) 半導体記憶装置
JP2702798B2 (ja) 半導体記憶装置
JP4149660B2 (ja) 強誘電体ダイナミック・ランダム・アクセス・メモリ
JPH0346982B2 (ja)
JPS58125863A (ja) 半導体装置