JPH0346982B2 - - Google Patents
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- Publication number
- JPH0346982B2 JPH0346982B2 JP61201401A JP20140186A JPH0346982B2 JP H0346982 B2 JPH0346982 B2 JP H0346982B2 JP 61201401 A JP61201401 A JP 61201401A JP 20140186 A JP20140186 A JP 20140186A JP H0346982 B2 JPH0346982 B2 JP H0346982B2
- Authority
- JP
- Japan
- Prior art keywords
- memory cells
- type well
- memory device
- type
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔従来の技術〕
従来より、ダイナミツク形のランダム・アクセ
ス・メモリなどのメモリICは、第１図に示す構
成より成つていた。同図において、１はｐ形のSi
基板であり、２，３，４，５なるｎ形層と６，８
なる転送ゲート、１０，１１なる電荷蓄積ゲート
から構成される電荷蓄積容量により、２，３，
６，１０で１ビツト分、４，５，８，１１で１ビ
ツト分の、いわゆる１トランジスタ形ダイナミツ
ク・メモリ・セルを構成している。７，９はデー
タ線、１２，１３はワード線として用いられる。
ス・メモリなどのメモリICは、第１図に示す構
成より成つていた。同図において、１はｐ形のSi
基板であり、２，３，４，５なるｎ形層と６，８
なる転送ゲート、１０，１１なる電荷蓄積ゲート
から構成される電荷蓄積容量により、２，３，
６，１０で１ビツト分、４，５，８，１１で１ビ
ツト分の、いわゆる１トランジスタ形ダイナミツ
ク・メモリ・セルを構成している。７，９はデー
タ線、１２，１３はワード線として用いられる。
〔発明が解決しようとする問題点〕
本構成で、メモリIC、LSIを構成し、パツケー
ジに封じ込めた場合、最も問題となる点は、パツ
ケージ材料中の不純物より発生するα線粒子がメ
モリIC、LSIチツプの表面に照射され、メモリ・
セルに蓄えられた情報を反転させてランダムな、
エラーを発生させることである（Ｔ・Ｃ、May
and M.H.Woods；“Ａ New Physicol
Mechanism for Soft Errors in Dynamic
Memories “Relability Physics Symposium.
'78.Appril）。このα線粒子はそのエネルギーに
よつては、Si表面から20〜100μｍ程度の深さに達
し、ある広がりをもつて深さ方向にほぼ均一に電
子とホールのペアを作る。ホールは基板に引つぱ
られるが、電子は、例えば、“１”（電子のない状
態）なるメモリ・セルの蓄積容量に引つぱられて
そのメモリ・セルを“０”（電子のある状態）の
状態に反転させてしまう。上記、メモリ・セルの
情報が反転するのは、メモリ・セルの蓄積容量に
蓄えられる電荷量とα線粒子の照射によつて作ら
れる電子が蓄積容量に集められる量に関係してお
り、上記電子の量が蓄積電荷量より少なければ、
メモリ・セルに蓄えられた情報の反転は生じな
い。
ジに封じ込めた場合、最も問題となる点は、パツ
ケージ材料中の不純物より発生するα線粒子がメ
モリIC、LSIチツプの表面に照射され、メモリ・
セルに蓄えられた情報を反転させてランダムな、
エラーを発生させることである（Ｔ・Ｃ、May
and M.H.Woods；“Ａ New Physicol
Mechanism for Soft Errors in Dynamic
Memories “Relability Physics Symposium.
'78.Appril）。このα線粒子はそのエネルギーに
よつては、Si表面から20〜100μｍ程度の深さに達
し、ある広がりをもつて深さ方向にほぼ均一に電
子とホールのペアを作る。ホールは基板に引つぱ
られるが、電子は、例えば、“１”（電子のない状
態）なるメモリ・セルの蓄積容量に引つぱられて
そのメモリ・セルを“０”（電子のある状態）の
状態に反転させてしまう。上記、メモリ・セルの
情報が反転するのは、メモリ・セルの蓄積容量に
蓄えられる電荷量とα線粒子の照射によつて作ら
れる電子が蓄積容量に集められる量に関係してお
り、上記電子の量が蓄積電荷量より少なければ、
メモリ・セルに蓄えられた情報の反転は生じな
い。
本発明の目的は、上記従来例の欠点を克服し
て、高信頼性を有する半導体装置を提供すること
にある。
て、高信頼性を有する半導体装置を提供すること
にある。
第２図は、本発明の第１の実施例を示すもので
ある。同図において、３０はｎ形のSi基板、２０
はｐ形のウエルである。本発明によれば、２０な
るｐ形ウエルの厚さは高々４〜5μｍと薄く、α
線粒子が照射されても該ウエル内で作られる電子
とホールのペアの数は従来例に比べ非常に小さい
ものとなる。単純なモデルによる計算によれば、
本考案による構造の場合、蓄積容量に集められる
電子の数は、従来構造の1/10以下と大幅な減少を
示した。よつて、従来、問題となつたランダムな
メモリ情報の反転は、本構造では起こらず、高い
信頼性を有する半導体装置を提供することができ
る。
ある。同図において、３０はｎ形のSi基板、２０
はｐ形のウエルである。本発明によれば、２０な
るｐ形ウエルの厚さは高々４〜5μｍと薄く、α
線粒子が照射されても該ウエル内で作られる電子
とホールのペアの数は従来例に比べ非常に小さい
ものとなる。単純なモデルによる計算によれば、
本考案による構造の場合、蓄積容量に集められる
電子の数は、従来構造の1/10以下と大幅な減少を
示した。よつて、従来、問題となつたランダムな
メモリ情報の反転は、本構造では起こらず、高い
信頼性を有する半導体装置を提供することができ
る。
以上ではメモリ・セル部のみを説明したが、周
辺回路部とメモリ・セル部とを別々のｐ型ウエル
内に形成することが望ましい。これは、周辺回路
部は大きな信号振幅を処理する半導体メモリ装置
の入力部又は出力部として動作するので、信号振
幅の小さなメモリ・セル部へのノイズを低減する
ためにも、周辺回路部とメモリ・セル部とを別々
のｐ形ウエル内に形成すべきである。
辺回路部とメモリ・セル部とを別々のｐ型ウエル
内に形成することが望ましい。これは、周辺回路
部は大きな信号振幅を処理する半導体メモリ装置
の入力部又は出力部として動作するので、信号振
幅の小さなメモリ・セル部へのノイズを低減する
ためにも、周辺回路部とメモリ・セル部とを別々
のｐ形ウエル内に形成すべきである。
また、周辺回路部とメモリ・セル部とを別々の
ｐ形ウエル内に形成しても、複数のｐ形ウエルの
厚さが同一であれば、同一プロセスで形成され、
製造工程の増加を生じないことは言うまでもな
い。
ｐ形ウエル内に形成しても、複数のｐ形ウエルの
厚さが同一であれば、同一プロセスで形成され、
製造工程の増加を生じないことは言うまでもな
い。
通常、２０は接地電位VSS又はそれより低い電
圧VBBに固定され、３０はVSS又はそれより高い
電圧で電源電圧VDDレベルの電圧に固定される。
一方メモリ・セルに蓄えられた情報をより長時
間、保持させるには、３０をメモリ・セルの蓄積
電圧、例えばVDD−Vth（Vth：MOSトランジスタ
のしきい電圧）と同じ電圧に固定すれば２０と４
間のリーク電流が減少し効果大である。
圧VBBに固定され、３０はVSS又はそれより高い
電圧で電源電圧VDDレベルの電圧に固定される。
一方メモリ・セルに蓄えられた情報をより長時
間、保持させるには、３０をメモリ・セルの蓄積
電圧、例えばVDD−Vth（Vth：MOSトランジスタ
のしきい電圧）と同じ電圧に固定すれば２０と４
間のリーク電流が減少し効果大である。
また２０も、VSS＋0.5V程度に固定すると２０
が形成されるSi表面が完全に蓄積化（アキユシユ
レート）されてリーク電流が減少するという大き
な効果がある。
が形成されるSi表面が完全に蓄積化（アキユシユ
レート）されてリーク電流が減少するという大き
な効果がある。
第１図は従来のメモリICを示す断面図、第２
図は本発明の実施例のメモリICを示す断面図で
ある。 ２，３，４，５……n+形拡散層、２０……ｐ
形拡散層ウエル、３０……ｎ形Si基板。
図は本発明の実施例のメモリICを示す断面図で
ある。 ２，３，４，５……n+形拡散層、２０……ｐ
形拡散層ウエル、３０……ｎ形Si基板。
Claims (1)
- 【特許請求の範囲】 １ 複数のメモリ・セルおよび周辺回路が、半導
体基板の表面領域に設けられてなる半導体メモリ
装置において、前記半導体基板の前記表面領域に
ｐ形ウエル領域が複数個設けられ、該複数のｐ形
ウエル領域の一方のウエルに前記複数のメモリ・
セルが設けられ、該複数のｐ形ウエル領域の他方
のウエルに前記周辺回路が設けられ、前記複数の
メモリ・セルが設けられた該一方のｐ形ウエル領
域の厚さは5μｍ以下であることを特徴とする半
導体メモリ装置。 ２ 前記複数のメモリ・セルが設けられた前記一
方のｐ形ウエル領域の5μｍ以下の厚さはα線粒
子によるメモリ・セルの情報反転を軽減する如く
設定されてなることを特徴とする特許請求の範囲
第１項に記載の半導体メモリ装置。 ３ 前記複数のメモリセルは、基板表面領域と電
荷蓄積ゲートとの間で構成される電荷蓄積容量を
用いたダイナミツク・メモリ・セルであることを
特徴とする特許請求の範囲第１項または第２項に
記載の半導体メモリ装置。 ４ 前記ダイナミツク・メモリ・セルは１トラン
ジスタ形ダイナミツク・メモリ・セルであること
を特徴とする特許請求の範囲第３項に記載の半導
体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61201401A JPS6242446A (ja) | 1986-08-29 | 1986-08-29 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61201401A JPS6242446A (ja) | 1986-08-29 | 1986-08-29 | 半導体メモリ装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57176145A Division JPS5874071A (ja) | 1982-10-08 | 1982-10-08 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6242446A JPS6242446A (ja) | 1987-02-24 |
| JPH0346982B2 true JPH0346982B2 (ja) | 1991-07-17 |
Family
ID=16440475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61201401A Granted JPS6242446A (ja) | 1986-08-29 | 1986-08-29 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6242446A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6674112B1 (en) * | 1997-06-27 | 2004-01-06 | Hitachi, Ltd. | Semiconductor integrated circuit device |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5383336B2 (ja) * | 2009-04-24 | 2014-01-08 | 三菱電機株式会社 | 電気機器 |
| JP5072132B2 (ja) * | 2012-03-14 | 2012-11-14 | パナソニック株式会社 | 照明器具 |
-
1986
- 1986-08-29 JP JP61201401A patent/JPS6242446A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6242446A (ja) | 1987-02-24 |
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