JPH0252433A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法、特に選択酸化（ＬＯＧ
ＯＳ　）による素子間分離法に関する。

〔発明の概要〕

本発明は半導体装置の製造方法において、半導体基体上
に半導体酸化膜と半導体がイオン注入された半導体層と
耐酸化膜を形成し、少なくとも耐熱酸化膜をパターニン
グして上記半導体基体を選択的に酸化することにより、
半導体基体即ち素子形成領域への穴の発生を防止し、も
ってリーク電流の発生の防止或はゲート絶縁膜の耐圧劣
化防止等を図って高信頼性のある半導体装置を得ること
にある。

また、本発明は半導体装置の製造方法において、半導体
基体上に半導体酸化膜と非晶質半導体層と耐酸化膜を形
成し、少なくとも耐酸化膜をパターニングして上記半導
体基体を選択的に酸化することにより、半導体基体即ち
素子形成領域への穴の発生を防止し、もってリーク電流
の発生の防止、或はゲート絶縁膜の耐圧劣化防止等を図
って信頼性を向上させると共に、作業効率を向上させる
ようにしたものである。

〔従来の技術〕

一般に、ＬＳＩの製造に用いられる素子間分離法として
は、選択酸化（ＬＯＧＯ５）法がある。この選択酸化法
は、シリコン半導体基体上の素子形成領域をパッドＳ　
ｉ（ｈ膜とその上の５４３Ｎ４膜で被覆し、シリコン半
導体基体が露出した部分を熱酸化して素子間分離領域と
なるフィールド絶縁層を形成するものである。

この選択酸化法の改良型として、Ｓｉ〕Ｎ４膜下に多結
晶シリコン層を形成し、ストレスの緩和とバーズビーク
の発生を抑制した選択酸化法が提案されている（特開昭
６１−７４３５０号、特公昭６３−２３６５６号公報参
照）。この改良型の選択酸化法を第３図に基づいて具体
的に説明すると、まず同図Ａに示すように、シリコン半
導体基体（１１）上に膜厚約５０人の極薄のパッドＳ　
ｉ０２膜（１２）を形成する。次に同図Ｂに示すように
、パッドＳ　ｉ０２膜（１２）上に厚さ約５００人の多
結晶シリコン７ｍ（１３）を形成し、該多結晶シリコン
層（１３）上に厚さ約１０００人の５ｉｉＮ４膜（１４
）を形成する。その後、同図Ｃに示すように、５ｉＪ４
膜（１４）をパターニングして多結晶シリコン層（１３
）の一部（１３ａ）を露出させる。次に、同図りに示す
ように、上記露出部（１３ａ）を熱酸化してＳ　ｉｏ２
のフィールド絶縁層（１５）に変えることによって行な
われていた。

〔発明が解決しようとする課題〕

しかしながら、上述した改良型の選択酸化法においては
、第４図Ａに示すように、フィールド絶縁層（１５）の
熱酸化による体積膨張のため、多結晶シリコン層（１３
）のバーズビークの先端部分子ａ）にストレスが生じ、
多結晶シリコン層（１３）に分布する空格子点がこのス
トレスの強い上記先端付近（ａｌに簗申して、多結晶シ
リコン層（１３）に小さなピンホール（１６）を発生さ
せるという不都合があった。

一方、フィールド絶縁層（１５）を形成したあとは、素
子形成領域上のＳｉ］Ｎ４１！ｉ’　（１４）　、多結
晶シリコン層（１３）及びパッド５ｉ０２膜（１２）を
エツチング除去するが、このエツチング処理は、まず例
えばｆｌａｔリン酸溶液を用いてＳｉ３Ｎ　４Ｈ’Ｊ　
（１４）を選択エツチングして除去し、次に多結晶シリ
コン層（１３）を例えばＫＯＨ溶液を用いてエツチング
除去したのち、パッド５ｉＯＪ！　（１２）を除去する
ことにより行なわれる。

ところが、５ｉｉＮ＋膜（１４）のエツチング時に、多
結晶シリコン層（１３）に形成されたピンホール（１６
）を通じて薄いパッドＳ　ｉｏ２膜（１２）も同時にエ
ツチング除去され、該バット５ｉｏ２膜（１２）にもピ
ンホールが形成される。そして続く多結晶シリコン層（
１５）のエツチング除去の際にパッドＳ　１ｏ２１ｉ（
１２）に形成されたピンホールを通して下のシフコン半
導体基体（１１）の表面も一部エソチングされ、穴（１
８）が形成される（第４図Ｂ参照）。

尚、パッドＳｉＯ２膜（１２）は、上記ストレスの影響
で膜強度が弱化しており、多結晶シリコン層（１３）の
エツチング除去時にピンホール（１６）を通じてパッド
Ｓ　ｉ０２膜（１２）の上記弱化部分が同時にエツチン
グ除去され、その下のシリコン半導体基体（１１）をも
エツチングされて穴（１８）が形成されることも考えら
れる。

この穴（１８）の発生がシリコン半導体基体（１１）即
ら、その素子形成領域に半導体素子を形成した場合に、
リーク電流の発生を引き起こし、またＭＩｓ型トランジ
スタを形成した場合には、そのゲート絶縁膜の耐圧劣化
をも引き起こす原因となっていた。

本発明は、このような点に鑑み成されたもので、その目
的とするところは、簡単な方法で選択酸化時に素子形成
領域に生じる穴の発生を防止でき、高信頼性を図ること
ができる半導体装置の製造方法を提供することにある。

〔課題を解決するための手段〕

本発明の半導体装置の製造方法は、半導体基体（１）上
に半導体酸化膜（２）と半導体（４）が全面又はストレ
スがかかる部分にイオン注入された半導体層（３）と耐
酸化膜（５）を形成し、少なくとも耐酸化膜（５）をパ
ターニングして半導体基体（１）を選択的に酸化するよ
うにしたことである。

なお、半導体層（３）としては、多結晶半導体層にイオ
ン注入したもの、又は非晶質半導体層にイオン注入した
ものを含む。

また、本発明の半導体装置の製造方法は、半導体基体（
１１上に半導体酸化膜（２）と非晶質半導体層（７）と
耐酸化膜（５）を形成し、少なくとも耐酸化膜（５）を
パターニングして半導体基体（１）を選択的に酸化する
ようにしたことである。

〔作用］ 上述の第１の発明の製造方法によれば、半導体層（３）
は半導体（４）がイオン注入されて、非晶質化すること
により空格子点が低減し、また過剰に半導体（４）がイ
オン注入されることにより空格子点が埋め込まれる。こ
のため、選択酸化時のストレスによる空格子点の集中及
びピンホール（１６）の発生が引き起こされなくなる。

従って、耐酸化膜（５）、半導体層（３）及び半導体酸
化膜（２）のエツチング除去時、半導体基体（１）上に
穴（１８）が形成されなくなり、素子を形成した場合に
、動作時のリーク電流の発生防止或はゲート絶縁膜耐圧
の劣化等が防止でき、高信頼性のある半導体装置が得ら
れる。

また上述の第２の発明の製造方法によれば、空格子点が
非常に低減している非晶質の半導体層（７）を直接用い
るため、選択酸化時のストレスによる空格子点の集中及
びピンホールは発生しない。

したがって、耐酸化膜（５）、非晶質半導体層（７）及
び半導体酸化膜（２）のエツチング除去時、半導体基体
（１）に穴（１８）は形成されず素子を形成した場合に
動作時のリーク電流の発生防止及びゲート絶縁膜耐圧の
劣化等が防止でき、高信頼性のある半導体装置が得られ
ると共に、単に非晶質の半導体層（７）を形成するだけ
なので、工程の簡略化が図れる。

〔実施例〕

以下、第１図及び第２図を参照しながら本発明の詳細な
説明する。

第１図は第１の発明に係る半導体装置の製造方法の一例
を示す工程図である。以下順を追ってこの工程を説明す
る。

まず、同図Ａに示すように、第１導電型のシリコン半導
体（１１の表面に熱酸化を施して膜厚約５０人のバッド
Ｓｉｇｈ膜（２）を形成する。

次に同図Ｂに示すように、パッドＳ　ｉ０２膜（２）上
に厚さ約５００人の多結晶シリコン屓（３）を例えばＣ
ＶＤ法等で成長させる。

次に同図Ｃに示すように、多結晶シリコン層（３）の全
面にシリコン（Ｓｉ”　）　（４１をイオン注入する。

本実施例では注入量を１０１５〜１０１６／　ｃＡとす
る。このＳｉ＋のイオン注入により多結晶シリコン屓（
３）は非晶質（３Ａ）されて空格子点が減少し、同時に
過剰Ｓｉ＋のイオン注入で層（３）内に分布している空
格子点が埋められる。

次に同図りに示すように、上記非晶質化した層（３Ａ）
上に膜厚約１０００人のＳｉ３Ｎ４膜（５）を例えばＣ
ＶＤ法等で成長させる。

次に素子分離のため、同図Ｅに示すように、５ｉＪｑ膜
（５）の一部をフォトリソグラフィー技術を用いてエツ
チング除去し、下層に存していた非晶質化した層（３Ａ
）の一部（３ａ）を露出させる。

次に、同図Ｆに示すように、上記露出部（３ａ）を熱酸
化してフィールド絶縁層（６）に変える。

そして、同図Ｇに示すように、素子形成のため、５ｉｒ
Ｎ。腰（５）、非晶質化した層（３Ａ）及びパッドＳｉ
Ｏ２膜（２）をエツチング除去して素子形成領域（ＩＡ
）を露出させる。その後、所望の素子が形成される。

Ｌ配本実施例によれば、フィールド絶縁層（６）の形成
工程（同図Ｆ参照）において、非晶質化した屓（３八）
には空格子点が極めて少ないので、フィールド絶縁層（
６）の体積腫脹によるストレスが発生しても、結果とし
てそのストレス部分にピンホールは形成されない。

従って、その後の素子形成領域の露出工程時（同図Ｇ参
照）、該素子形成領域（ＩＡ）の表面には、従来形成さ
れていたピンホール（１６）のｔＶによる穴（１８）は
形成されない。そのため、素子を形成した場合に、動作
時のリーク電流の発生を防止できる。特に、ＭＩＳ型素
子を形成した場合には、ゲート絶縁膜耐圧の劣化をも阻
止することができる。

面、第１図Ｃに示すイオン注入工程において、本実施例
では多結晶シリコン層（３）の全面に対してイオン注入
を行なったが、選択酸化によってストレスがかかる部分
に局部的にイオン注入してもよい。

また、本実施例ではバンドＳ　ｉ（ｈ　ｌ’Ｊ　ｆ２１
上に多結晶シリコン層（３）を形成して核層（３）に対
しイオン注入するようにしたが、この多結晶シリコン層
（３）の代わりに非晶質シリコン層を用い、更に該非晶
質シリコン層に対してイオン注入するようにしてもよい
。

次に、第２発明に係る半導体装置の製造方法の一例を第
２図に基づいて説明する。

この実施例の場合も上記第１実施例と同様、薄膜トラン
ジスタを対象としているため、第１実施例と対応するも
のについては第１実施例と同じ符号を用いる。

まず、同図Ａに示すように、例えば第１導電型のシリコ
ン半導体基体（１）の表面に熱酸化を施して膜厚約５０
人のバンドＳ　ｉ（ｈ膜（２）を形成する。

次に、同図Ｂに示すように、上記パッド５ｉ０２膜（２
１１−に厚さ約５００人の非晶質シリコン層（７）を例
えばスパッタリングや低温によるＣＶＤ法等で形成する
。

次に、同図Ｃに示すように、上記非晶質シリコン層（７
）上に膜厚約１０００人のＳｉ３Ｎ＋膜（５）を例えば
ＣＶＤ法等で成長させる。

次に、素子分離のため、同図りに示すように、Ｓｉ〕〜
４１１ｆｆ（５１の一部をホトリソグラフィー技術を用
いてエツチング除去し、下層に存していた非晶質シリコ
ン層（７）の一部（７ａ）を露出させる。

次に、同図Ｅに示すように、上記露出部（７ａ）を熱酸
化してフィールド絶縁層（６）に変える。

そして５．同図Ｆに示すように、素子形成のため、Ｓｉ
：＋Ｎ４膜（５）ｌ非晶質シリコン層（７）及びパッド
Ｓ　ｉ０２膜（２）をエツチング除去して素子形成領域
（ＩＡ）を露出させる。その後、所望の素子が形成され
る。

上記第２の実施例によれば、フィールド絶縁層（５）の
形成工程（同図Ｅ参照）において、非晶質シリコン層（
７）には空格子点が非常に少ない状態で存在しているた
め、フィールド絶縁層（５）の体積腫脹によるストレス
が発生しても、結果としてそのストレス部分にピンホー
ルは形成されない。

従って、その後の素子形成領域の露出工程時（同図Ｆ参
照）、該素子形成領域（ＩＡ）の表面にはピンホールの
影響による穴は形成されない。そのため、素子を形成し
た場合に、動作時のリーク電流の発生を防止できる。特
に、ＭＩＳ型素子を形成した場合には、ゲート絶縁膜耐
圧の劣化をも阻止することができる。

また、パッドＳ　ｉ０２膜（２）に非晶質シリコン層（
７）を形成するだけでよく、ソリコンをイオン注入する
必要がないため工程が単純化され、作業効率が向上する
。

〔発明の効果〕

本発明に係る半導体装置の製造方法は、半導体基体上に
半導体酸化膜と半導体がイオン注入された半導体層と耐
酸化膜を形成し、少なくとも耐酸化膜をバターニングし
て上記半導体基体を選択的に酸化するようにしたので、
半導体基体即ち、素子形成領域への穴の発生を防止でき
、信頼性の向上を図ることができる。

また、本発明に係る半導体装置の製造方法は、半導体基
体上に半導体酸化膜と非晶質半導体層と耐酸化膜を形成
し、少なくとも耐酸化膜をパターニングして上記半導体
基体を選択的に酸化するようにしたので、半導体基体即
ち、素子形成領域への穴の発生を防止でき、信頼性の向
上を図ることができると共に、作業効率の向上をも図る
ことができる。

【図面の簡単な説明】

第１図は、第１実施例に係る半導体装置の製造方法を示
す工程図、第２図は第２実施例に係る半導体装置の製造
方法を示す工程図、第３図は従来例を示す工程図、第４
図は従来例による作用を示す図である。 （１）はシリコン半導体基体、（２）はパッドＳ　ｉ０
２膜、（３）は多結晶シリコン層、（３Ａ）は非晶質化
した層、（４）はシリコン（イオン注入）　、（５１は
５ｉＪ４膜、（６）はフィールド絶縁層、（７）は非晶
質シリコン層である。 同 松 隈 秀 盛 ］ 江−＊ダ」Ｉはう作用と示す品 第４図 第１芙施１！９’Ｊと示オニ程図 第１ 図 笥Ｚ字ｑ方色例乞斤Ｃキエｆ霊８図 第２図 従−＊θ１」と元首’Ｉｆｆ品 第３図

Claims (1)

1. 【特許請求の範囲】 １、半導体基体上に半導体酸化膜と半導体がイオン注入
   された半導体層と耐酸化膜を形成し、少なくとも上記耐
   酸化膜をパターニングして上記半導体基体を選択的に酸
   化する半導体装置の製造方法。 ２、半導体基体上に半導体酸化膜と非晶質半導体層と耐
   酸化膜を形成し、 少なくとも上記耐酸化膜をパターニングして上記半導体
   基体を選択的に酸化する半導体装置の製造方法。