JPH0547919A - 半導体装置の製法 - Google Patents
半導体装置の製法Info
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- Y10S438/981—Utilizing varying dielectric thickness
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 トレンチ溝にて素子分離されたＭＯＳ型ＦＥ
Ｔにおけるゲート耐圧の向上を図ると共に、リーク電流
不良の改善を図り、ＭＯＳ型ＦＥＴの高信頼性化及び高
歩留り化を達成させる。 【構成】 シリコン基板１上にＳｉ3 Ｎ4 膜２及び多結
晶シリコン層３を形成した後、選択的にＳｉ3 Ｎ4 膜２
及び多結晶シリコン層３並びにその下層のシリコン基板
１の一部を除去して、シリコン基板１にトレンチ溝６を
形成し、その後、トレンチ溝６内にＳｉＯ2 膜９を埋め
込んだ後、上層の多結晶シリコン層３を除去する。その
後、全面に選択酸化を行って、トレンチ溝６内のＳｉＯ
2 膜９を上方に成長させて、素子形成領域７のエッヂ部
分ａにまるみを帯びさせた後、上層のＳｉ3 Ｎ4 膜２を
除去する。その後、素子形成領域７上にゲート絶縁膜１
０を形成した後、ゲート電極１１を形成する。
Ｔにおけるゲート耐圧の向上を図ると共に、リーク電流
不良の改善を図り、ＭＯＳ型ＦＥＴの高信頼性化及び高
歩留り化を達成させる。 【構成】 シリコン基板１上にＳｉ3 Ｎ4 膜２及び多結
晶シリコン層３を形成した後、選択的にＳｉ3 Ｎ4 膜２
及び多結晶シリコン層３並びにその下層のシリコン基板
１の一部を除去して、シリコン基板１にトレンチ溝６を
形成し、その後、トレンチ溝６内にＳｉＯ2 膜９を埋め
込んだ後、上層の多結晶シリコン層３を除去する。その
後、全面に選択酸化を行って、トレンチ溝６内のＳｉＯ
2 膜９を上方に成長させて、素子形成領域７のエッヂ部
分ａにまるみを帯びさせた後、上層のＳｉ3 Ｎ4 膜２を
除去する。その後、素子形成領域７上にゲート絶縁膜１
０を形成した後、ゲート電極１１を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、トレンチ溝によって素
子分離された素子形成領域上を含んでゲート電極が形成
されたＭＯＳ型ＦＥＴの製法に関する。
子分離された素子形成領域上を含んでゲート電極が形成
されたＭＯＳ型ＦＥＴの製法に関する。
【０００２】
【従来の技術】一般に、図３で示すように、トレンチ溝
によって素子分離された素子形成領域上を含んでゲート
電極２２が形成されたＭＯＳ型ＦＥＴの製法は、この図
３におけるＡ−Ａ線上の断面方向に関してみると、ま
ず、図４Ａに示すように、例えばＰ型のシリコン基板２
３中、素子分離領域となる部分を例えばＲＩＥ（反応性
イオンエッチング）にて一部エッチング除去してトレン
チ溝２４を形成する。ここで、トレンチ溝２４以外の部
分が素子形成領域２１となる。
によって素子分離された素子形成領域上を含んでゲート
電極２２が形成されたＭＯＳ型ＦＥＴの製法は、この図
３におけるＡ−Ａ線上の断面方向に関してみると、ま
ず、図４Ａに示すように、例えばＰ型のシリコン基板２
３中、素子分離領域となる部分を例えばＲＩＥ（反応性
イオンエッチング）にて一部エッチング除去してトレン
チ溝２４を形成する。ここで、トレンチ溝２４以外の部
分が素子形成領域２１となる。
【０００３】次に、図４Ｂに示すように、全面にＳｉＯ
2 膜２５をＢｉａｓＥＣＲプラズマＣＶＤ法を用いて形
成する。
2 膜２５をＢｉａｓＥＣＲプラズマＣＶＤ法を用いて形
成する。
【０００４】次に、図４Ｃに示すように、全面にＳＯＧ
やＢＰＳＧ等の平坦化膜を形成した後、例えばＲＩＥに
てエッチバックを行って、ＳｉＯ2 膜２５を平坦化す
る。この平坦化処理は、シリコン基板２３が露出するま
で行う。この時点で、トレンチ溝２４内にＳｉＯ2 膜２
５が埋め込まれたかたちとなる。尚、この場合、エッチ
バックのばらつきにより、ＳｉＯ2 膜２５の上面がシリ
コン基板２３の表面よりも下方に位置する箇所が存在す
る。
やＢＰＳＧ等の平坦化膜を形成した後、例えばＲＩＥに
てエッチバックを行って、ＳｉＯ2 膜２５を平坦化す
る。この平坦化処理は、シリコン基板２３が露出するま
で行う。この時点で、トレンチ溝２４内にＳｉＯ2 膜２
５が埋め込まれたかたちとなる。尚、この場合、エッチ
バックのばらつきにより、ＳｉＯ2 膜２５の上面がシリ
コン基板２３の表面よりも下方に位置する箇所が存在す
る。
【０００５】次に、図５Ａに示すように、全面に熱酸化
を行って、露出するシリコン基板２３上に熱酸化膜によ
るゲート絶縁膜２６を形成する。
を行って、露出するシリコン基板２３上に熱酸化膜によ
るゲート絶縁膜２６を形成する。
【０００６】次に、図５Ｂに示すように、全面に多結晶
シリコン層を形成した後、該多結晶シリコン層をパター
ニングしてゲート電極２７を形成することによりＭＯＳ
型ＦＥＴを得る。このとき、素子形成領域２１上を含ん
でゲート電極２７が形成される。
シリコン層を形成した後、該多結晶シリコン層をパター
ニングしてゲート電極２７を形成することによりＭＯＳ
型ＦＥＴを得る。このとき、素子形成領域２１上を含ん
でゲート電極２７が形成される。
【０００７】
【発明が解決しようとする課題】しかしながら、従来の
ＭＯＳ型ＦＥＴの製法においては、トレンチ溝２４にＳ
ｉＯ2 膜２５を埋め込んだ後、熱酸化を行って、露出す
るシリコン基板２３上に熱酸化膜によるゲート絶縁膜２
６を形成するようにしているため、素子形成領域２１
（シリコン基板２３）のエッヂ部分ａでゲート絶縁膜２
６が薄くなる。特に、トレンチ溝２４に埋め込んだＳｉ
Ｏ2 膜２５がエッチバックのばらつきにより、その上面
がシリコン基板２３の表面よりも下方に位置する箇所に
おいては、ゲート絶縁膜２６の薄膜化が著しい。
ＭＯＳ型ＦＥＴの製法においては、トレンチ溝２４にＳ
ｉＯ2 膜２５を埋め込んだ後、熱酸化を行って、露出す
るシリコン基板２３上に熱酸化膜によるゲート絶縁膜２
６を形成するようにしているため、素子形成領域２１
（シリコン基板２３）のエッヂ部分ａでゲート絶縁膜２
６が薄くなる。特に、トレンチ溝２４に埋め込んだＳｉ
Ｏ2 膜２５がエッチバックのばらつきにより、その上面
がシリコン基板２３の表面よりも下方に位置する箇所に
おいては、ゲート絶縁膜２６の薄膜化が著しい。
【０００８】しかも、素子形成領域２１（シリコン基板
２３）のエッヂ部分ａが略直角となっているため、上記
ゲート絶縁膜２６の薄膜化と相俟って、上記エッヂ部分
ａにおいて電界集中が起こり易く、ゲート耐圧が劣化す
るという不都合があった。
２３）のエッヂ部分ａが略直角となっているため、上記
ゲート絶縁膜２６の薄膜化と相俟って、上記エッヂ部分
ａにおいて電界集中が起こり易く、ゲート耐圧が劣化す
るという不都合があった。
【０００９】また、上記エッヂ部分ａは、ＭＯＳ型ＦＥ
Ｔの製造中において、ストレスが集中し易く、該エッヂ
部分ａにて結晶欠陥が多く発生するという不都合があっ
た。この結晶欠陥は、リーク電流不良を引き起こし、Ｍ
ＯＳ型ＦＥＴの歩留りを著しく劣化させていた。
Ｔの製造中において、ストレスが集中し易く、該エッヂ
部分ａにて結晶欠陥が多く発生するという不都合があっ
た。この結晶欠陥は、リーク電流不良を引き起こし、Ｍ
ＯＳ型ＦＥＴの歩留りを著しく劣化させていた。
【００１０】本発明は、このような課題に鑑み成された
もので、その目的とするところは、トレンチ溝にて素子
分離されたＭＯＳ型ＦＥＴにおけるゲート耐圧の向上を
図ることができると共に、リーク電流不良の改善を図る
ことができる半導体装置の製法を提供することにある。
もので、その目的とするところは、トレンチ溝にて素子
分離されたＭＯＳ型ＦＥＴにおけるゲート耐圧の向上を
図ることができると共に、リーク電流不良の改善を図る
ことができる半導体装置の製法を提供することにある。
【００１１】
【課題を解決するための手段】本発明は、トレンチ溝６
によって素子分離された素子形成領域７上を含んでゲー
ト電極１１が形成された半導体装置の製法において、基
体１上に少なくとも耐酸化膜２を含む積層膜を形成した
後、選択的に積層膜及びその下層の基体１の一部を除去
して基体１にトレンチ溝６を形成し、その後、トレンチ
溝６内に絶縁膜９を埋め込んだ後、全面に選択酸化を施
す。
によって素子分離された素子形成領域７上を含んでゲー
ト電極１１が形成された半導体装置の製法において、基
体１上に少なくとも耐酸化膜２を含む積層膜を形成した
後、選択的に積層膜及びその下層の基体１の一部を除去
して基体１にトレンチ溝６を形成し、その後、トレンチ
溝６内に絶縁膜９を埋め込んだ後、全面に選択酸化を施
す。
【００１２】
【作用】上述の本発明の製法によれば、基体１上に少な
くとも耐酸化膜２を含む積層膜を形成した後、選択的に
積層膜及びその下層の基体１の一部を除去して基体１に
トレンチ溝４を形成し、その後、トレンチ溝４内に絶縁
膜９を埋め込んだ後、全面に選択酸化を施すようにした
ので、素子形成領域７（基体１）のエッヂ部分ａにまる
みを帯びさせることができ、ゲート絶縁膜１０の形成
後、素子形成領域７（基体１）のエッヂ部分ａにおける
ゲート絶縁膜１０の厚みを充分に確保することができ
る。その結果、動作時における上記エッヂ部分ａでの電
界集中が低減され、ゲート耐圧が向上する。
くとも耐酸化膜２を含む積層膜を形成した後、選択的に
積層膜及びその下層の基体１の一部を除去して基体１に
トレンチ溝４を形成し、その後、トレンチ溝４内に絶縁
膜９を埋め込んだ後、全面に選択酸化を施すようにした
ので、素子形成領域７（基体１）のエッヂ部分ａにまる
みを帯びさせることができ、ゲート絶縁膜１０の形成
後、素子形成領域７（基体１）のエッヂ部分ａにおける
ゲート絶縁膜１０の厚みを充分に確保することができ
る。その結果、動作時における上記エッヂ部分ａでの電
界集中が低減され、ゲート耐圧が向上する。
【００１３】また、素子形成領域７のエッヂ部分ａにま
るみを帯びさせることができることから、ＭＯＳ型ＦＥ
Ｔの製造中において、上記エッヂ部分ａにストレスが集
中しなくなり、該エッヂ部分ａでの結晶欠陥は少なくな
る。このことから、リーク電流不良の発生が少なくな
り、ＭＯＳ型ＦＥＴの歩留りを向上させることができ
る。
るみを帯びさせることができることから、ＭＯＳ型ＦＥ
Ｔの製造中において、上記エッヂ部分ａにストレスが集
中しなくなり、該エッヂ部分ａでの結晶欠陥は少なくな
る。このことから、リーク電流不良の発生が少なくな
り、ＭＯＳ型ＦＥＴの歩留りを向上させることができ
る。
【００１４】
【実施例】以下、図１及び図２を参照しながら本発明の
実施例を説明する。図１及び図２は、本実施例に係るＭ
ＯＳ型ＦＥＴ（Ｎチャネル、Ｐチャネルを問わない）の
製法を示す工程図である。この工程図は、図３のＭＯＳ
型ＦＥＴの平面図におけるＡ−Ａ線上の断面方向に関す
る製造工程を示す。以下、順にその工程を説明する。
実施例を説明する。図１及び図２は、本実施例に係るＭ
ＯＳ型ＦＥＴ（Ｎチャネル、Ｐチャネルを問わない）の
製法を示す工程図である。この工程図は、図３のＭＯＳ
型ＦＥＴの平面図におけるＡ−Ａ線上の断面方向に関す
る製造工程を示す。以下、順にその工程を説明する。
【００１５】まず、図１Ａに示すように、例えばＰ型の
シリコン基板１上に厚み数十〜数百ｎｍ（本例では約５
０ｎｍ程度）のＳｉ3 Ｎ4 膜２を例えばＣＶＤ法にて形
成する。このＳｉ3 Ｎ4 膜２の形成は、ＣＶＤ法のほ
か、例えば熱窒化法を用いて形成してもよい。また、Ｓ
ｉ3 Ｎ4 膜２の代わりにＳｉｘＯｙＮｚ膜でもよい。
シリコン基板１上に厚み数十〜数百ｎｍ（本例では約５
０ｎｍ程度）のＳｉ3 Ｎ4 膜２を例えばＣＶＤ法にて形
成する。このＳｉ3 Ｎ4 膜２の形成は、ＣＶＤ法のほ
か、例えば熱窒化法を用いて形成してもよい。また、Ｓ
ｉ3 Ｎ4 膜２の代わりにＳｉｘＯｙＮｚ膜でもよい。
【００１６】続いて、上記Ｓｉ3 Ｎ4 膜２上に厚み数十
〜数百ｎｍ（本例では約１００ｎｍ程度）の多結晶シリ
コン層３を例えばＣＶＤ法にて形成する。尚、シリコン
基板１とＳｉ3 Ｎ4 膜２との間には、厚み数十ｎｍ以下
の自然酸化膜や熱酸化膜（以下、総称して酸化膜と記
す）４があってもよい。その後、多結晶シリコン層３上
に、素子分離領域となる部分に対応した箇所に開口５ａ
を有するフォトレジストマスク５を形成する。
〜数百ｎｍ（本例では約１００ｎｍ程度）の多結晶シリ
コン層３を例えばＣＶＤ法にて形成する。尚、シリコン
基板１とＳｉ3 Ｎ4 膜２との間には、厚み数十ｎｍ以下
の自然酸化膜や熱酸化膜（以下、総称して酸化膜と記
す）４があってもよい。その後、多結晶シリコン層３上
に、素子分離領域となる部分に対応した箇所に開口５ａ
を有するフォトレジストマスク５を形成する。
【００１７】次に、図１Ｂに示すように、フォトレジス
トマスク５の開口５ａから露出する多結晶シリコン層３
並びにその下層のＳｉ3 Ｎ4 膜２及び酸化膜４をエッチ
ング除去する。
トマスク５の開口５ａから露出する多結晶シリコン層３
並びにその下層のＳｉ3 Ｎ4 膜２及び酸化膜４をエッチ
ング除去する。
【００１８】次に、図１Ｃに示すように、露出するシリ
コン基板１の一部を例えばＲＩＥ（反応性イオンエッチ
ング）にてエッチング除去してトレンチ溝６を形成す
る。ここで、トレンチ溝６以外の部分が素子形成領域７
となる。その後、チャネルストッパ用の不純物をイオン
注入して、トレンチ溝６に沿ったチャネルストッパ領域
８を形成する。
コン基板１の一部を例えばＲＩＥ（反応性イオンエッチ
ング）にてエッチング除去してトレンチ溝６を形成す
る。ここで、トレンチ溝６以外の部分が素子形成領域７
となる。その後、チャネルストッパ用の不純物をイオン
注入して、トレンチ溝６に沿ったチャネルストッパ領域
８を形成する。
【００１９】次に、図２Ａに示すように、全面にＳｉＯ
2 膜（上面を二点鎖線で示す）９をＢｉａｓＥＣＲプラ
ズマＣＶＤ法を用いて形成する。その後、エッチングを
主体にしたポリッシングにてＳｉＯ2 膜９を研磨するこ
とにより、ＳｉＯ2 膜９を平坦化する。
2 膜（上面を二点鎖線で示す）９をＢｉａｓＥＣＲプラ
ズマＣＶＤ法を用いて形成する。その後、エッチングを
主体にしたポリッシングにてＳｉＯ2 膜９を研磨するこ
とにより、ＳｉＯ2 膜９を平坦化する。
【００２０】この場合、多結晶シリコン層３が研磨スト
ッパとして機能し、ポリッシングは、多結晶シリコン層
３が露出した時点で停止する。この時点で、トレンチ溝
６にＳｉＯ2 膜９が埋め込まれたかたちとなる。尚、こ
のとき、ポリッシングのばらつきにより、ＳｉＯ2 膜９
の上面がシリコン基板１の表面よりも下方に位置する箇
所が存在する。また、多結晶シリコン層３は、ＳｉＯ2
膜９とのポリッシングの選択比が大きくとれるため、Ｓ
ｉＯ2 膜９をシリコン基板１上面と概ね同一平面上に平
坦化処理するためのストッパとして働く。
ッパとして機能し、ポリッシングは、多結晶シリコン層
３が露出した時点で停止する。この時点で、トレンチ溝
６にＳｉＯ2 膜９が埋め込まれたかたちとなる。尚、こ
のとき、ポリッシングのばらつきにより、ＳｉＯ2 膜９
の上面がシリコン基板１の表面よりも下方に位置する箇
所が存在する。また、多結晶シリコン層３は、ＳｉＯ2
膜９とのポリッシングの選択比が大きくとれるため、Ｓ
ｉＯ2 膜９をシリコン基板１上面と概ね同一平面上に平
坦化処理するためのストッパとして働く。
【００２１】このＳｉＯ2 膜９を平坦化する方法の他の
例としては、例えば全面にＳＯＧやＢＰＳＧ等の平坦化
膜を形成した後、例えばＲＩＥにてエッチバックを行っ
て、ＳｉＯ2 膜９を平坦化するようにしてもよい。
例としては、例えば全面にＳＯＧやＢＰＳＧ等の平坦化
膜を形成した後、例えばＲＩＥにてエッチバックを行っ
て、ＳｉＯ2 膜９を平坦化するようにしてもよい。
【００２２】次に、図１Ｅに示すように、多結晶シリコ
ン層３を例えばＣＦ4 ガスのドライエッチングにて除去
する。その後、選択酸化を行って、トレンチ溝６内のＳ
ｉＯ 2 膜９を厚み約１００ｎｍほど成長させる。このと
き、Ｓｉ3 Ｎ4 膜２の端面に選択酸化によるバーズビー
クが形成され、このバーズビークの成長により素子形成
領域７のエッヂ部分ａにまるみが形成される。また、上
記バーズビークの成長に伴って、上方にバーズヘッドが
成長し、少なくとも素子形成領域７のエッヂ部分ａにお
けるＳｉＯ2 膜９の膜厚は、後に形成されるゲート絶縁
膜１０の厚みよりも大きくなる。
ン層３を例えばＣＦ4 ガスのドライエッチングにて除去
する。その後、選択酸化を行って、トレンチ溝６内のＳ
ｉＯ 2 膜９を厚み約１００ｎｍほど成長させる。このと
き、Ｓｉ3 Ｎ4 膜２の端面に選択酸化によるバーズビー
クが形成され、このバーズビークの成長により素子形成
領域７のエッヂ部分ａにまるみが形成される。また、上
記バーズビークの成長に伴って、上方にバーズヘッドが
成長し、少なくとも素子形成領域７のエッヂ部分ａにお
けるＳｉＯ2 膜９の膜厚は、後に形成されるゲート絶縁
膜１０の厚みよりも大きくなる。
【００２３】尚、この選択酸化は、上記素子形成領域７
のエッヂ部分ａの一部酸化（まるみの形成）のほか、チ
ャネルストッパ領域８の結晶改善を目的とした活性化処
理及びトレンチ溝６に埋め込まれたＳｉＯ2 膜９の緻密
・安定化を目的としたデンシファイ処理を兼ねる。
のエッヂ部分ａの一部酸化（まるみの形成）のほか、チ
ャネルストッパ領域８の結晶改善を目的とした活性化処
理及びトレンチ溝６に埋め込まれたＳｉＯ2 膜９の緻密
・安定化を目的としたデンシファイ処理を兼ねる。
【００２４】次に、図１Ｆに示すように、表面のＳｉ3
Ｎ4 膜２をエッチング除去した後、素子形成領域７上の
酸化膜４をエッチング除去を兼ねた前処理を行う。その
後、熱酸化を行って、素子形成領域７上に熱酸化膜によ
るゲート絶縁膜１０を形成した後、全面に多結晶シリコ
ン層を形成し、更に該多結晶シリコン層をパターニング
してゲート電極１１を形成することにより本例に係るＭ
ＯＳ型ＦＥＴを得る。このとき、素子形成領域７上を含
んでゲート電極１１が形成される。
Ｎ4 膜２をエッチング除去した後、素子形成領域７上の
酸化膜４をエッチング除去を兼ねた前処理を行う。その
後、熱酸化を行って、素子形成領域７上に熱酸化膜によ
るゲート絶縁膜１０を形成した後、全面に多結晶シリコ
ン層を形成し、更に該多結晶シリコン層をパターニング
してゲート電極１１を形成することにより本例に係るＭ
ＯＳ型ＦＥＴを得る。このとき、素子形成領域７上を含
んでゲート電極１１が形成される。
【００２５】上述のように、本例によれば、シリコン基
板１上にＳｉ3 Ｎ4 膜２及び多結晶シリコン層３を形成
した後、選択的にＳｉ3 Ｎ4 膜２及び多結晶シリコン層
３並びにその下層のシリコン基板１の一部を除去して、
シリコン基板１にトレンチ溝６を形成し、その後、トレ
ンチ溝６内にＳｉＯ2 膜９を埋め込んだ後、全面に選択
酸化を施すようにしたので、素子形成領域７（シリコン
基板１）のエッヂ部分ａにまるみを帯びさせることがで
き、しかも選択酸化によるバーズビーク及びバーズヘッ
ドの影響により、上記エッヂ部分ａのＳｉＯ2 膜９の膜
厚を、その後に形成されるゲート絶縁膜１０の厚みより
も大きくすることができる。
板１上にＳｉ3 Ｎ4 膜２及び多結晶シリコン層３を形成
した後、選択的にＳｉ3 Ｎ4 膜２及び多結晶シリコン層
３並びにその下層のシリコン基板１の一部を除去して、
シリコン基板１にトレンチ溝６を形成し、その後、トレ
ンチ溝６内にＳｉＯ2 膜９を埋め込んだ後、全面に選択
酸化を施すようにしたので、素子形成領域７（シリコン
基板１）のエッヂ部分ａにまるみを帯びさせることがで
き、しかも選択酸化によるバーズビーク及びバーズヘッ
ドの影響により、上記エッヂ部分ａのＳｉＯ2 膜９の膜
厚を、その後に形成されるゲート絶縁膜１０の厚みより
も大きくすることができる。
【００２６】従って、ゲート絶縁膜１０の形成後、素子
形成領域７（シリコン基板１）のエッヂ部分ａにおける
ゲート絶縁膜１０の厚みを充分に確保することができ、
それにより、動作時における上記エッヂ部分ａでの電界
集中を低減することができ、ゲート耐圧の向上を実現さ
せることができる。
形成領域７（シリコン基板１）のエッヂ部分ａにおける
ゲート絶縁膜１０の厚みを充分に確保することができ、
それにより、動作時における上記エッヂ部分ａでの電界
集中を低減することができ、ゲート耐圧の向上を実現さ
せることができる。
【００２７】また、素子形成領域７のエッヂ部分ａにま
るみを帯びさせ、更に該エッヂ部分ａにおけるＳｉＯ2
膜９の膜厚を厚くすることができることから、ＭＯＳ型
ＦＥＴの製造中において、上記エッヂ部分ａにストレス
が集中しなくなり、該エッヂ部分ａでの結晶欠陥は少な
くなる。このことから、リーク電流不良の発生が少なく
なり、ＭＯＳ型ＦＥＴの歩留りを向上させることができ
る。
るみを帯びさせ、更に該エッヂ部分ａにおけるＳｉＯ2
膜９の膜厚を厚くすることができることから、ＭＯＳ型
ＦＥＴの製造中において、上記エッヂ部分ａにストレス
が集中しなくなり、該エッヂ部分ａでの結晶欠陥は少な
くなる。このことから、リーク電流不良の発生が少なく
なり、ＭＯＳ型ＦＥＴの歩留りを向上させることができ
る。
【００２８】
【発明の効果】本発明に係る半導体装置の製法によれ
ば、トレンチ溝にて素子分離されたＭＯＳ型ＦＥＴにお
けるゲート耐圧の向上を図ることができると共に、リー
ク電流不良の改善を図ることができ、ＭＯＳ型ＦＥＴの
高信頼性化及び高歩留り化を達成させることができる。
ば、トレンチ溝にて素子分離されたＭＯＳ型ＦＥＴにお
けるゲート耐圧の向上を図ることができると共に、リー
ク電流不良の改善を図ることができ、ＭＯＳ型ＦＥＴの
高信頼性化及び高歩留り化を達成させることができる。
【図１】本実施例に係るＭＯＳ型ＦＥＴの製法を示す工
程図（その１）。
程図（その１）。
【図２】本実施例に係るＭＯＳ型ＦＥＴの製法を示す工
程図（その２）。
程図（その２）。
【図３】一般的なＭＯＳ型ＦＥＴの構成を示す平面図
【図４】従来例に係るＭＯＳ型ＦＥＴの製法を示す工程
図（その１）。
図（その１）。
【図５】従来例に係るＭＯＳ型ＦＥＴの製法を示す工程
図（その２）。
図（その２）。
１ シリコン基板 ２ Ｓｉ3 Ｎ4 膜 ３ 多結晶シリコン層 ４ 酸化膜 ５ フォトレジストマスク ６ トレンチ溝 ７ 素子形成領域 ８ チャネルストッパ領域 ９ ＳｉＯ2 膜 １０ ゲート絶縁膜 １１ ゲート電極 ａ エッヂ部分
【手続補正書】
【提出日】平成３年１１月１４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】
【作用】上述の本発明の製法によれば、基体１上に少な
くとも耐酸化膜２を含む積層膜を形成した後、選択的に
積層膜及びその下層の基体１の一部を除去して基体１に
トレンチ溝６を形成し、その後、トレンチ溝６内に絶縁
膜９を埋め込んだ後、全面に選択酸化を施すようにした
ので、素子形成領域７（基体１）のエッヂ部分ａにまる
みを帯びさせることができ、ゲート絶縁膜１０の形成
後、素子形成領域７（基体１）のエッヂ部分ａにおける
ゲート絶縁膜１０の厚みを充分に確保することができ
る。その結果、動作時における上記エッヂ部分ａでの電
界集中が低減され、ゲート耐圧が向上する。
くとも耐酸化膜２を含む積層膜を形成した後、選択的に
積層膜及びその下層の基体１の一部を除去して基体１に
トレンチ溝６を形成し、その後、トレンチ溝６内に絶縁
膜９を埋め込んだ後、全面に選択酸化を施すようにした
ので、素子形成領域７（基体１）のエッヂ部分ａにまる
みを帯びさせることができ、ゲート絶縁膜１０の形成
後、素子形成領域７（基体１）のエッヂ部分ａにおける
ゲート絶縁膜１０の厚みを充分に確保することができ
る。その結果、動作時における上記エッヂ部分ａでの電
界集中が低減され、ゲート耐圧が向上する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正内容】
【００２２】次に、図２Ｂに示すように、多結晶シリコ
ン層３を例えばＣＦ4 ガスのドライエッチングにて除去
する。その後、選択酸化を行って、トレンチ溝６内のＳ
ｉＯ 2 膜９を厚み約１００ｎｍほど成長させる。このと
き、Ｓｉ3 Ｎ4 膜２の端面に選択酸化によるバーズビー
クが形成され、このバーズビークの成長により素子形成
領域７のエッヂ部分ａにまるみが形成される。また、上
記バーズビークの成長に伴って、上方にバーズヘッドが
成長し、少なくとも素子形成領域７のエッヂ部分ａにお
けるＳｉＯ2 膜９の膜厚は、後に形成されるゲート絶縁
膜１０の厚みよりも大きくなる。
ン層３を例えばＣＦ4 ガスのドライエッチングにて除去
する。その後、選択酸化を行って、トレンチ溝６内のＳ
ｉＯ 2 膜９を厚み約１００ｎｍほど成長させる。このと
き、Ｓｉ3 Ｎ4 膜２の端面に選択酸化によるバーズビー
クが形成され、このバーズビークの成長により素子形成
領域７のエッヂ部分ａにまるみが形成される。また、上
記バーズビークの成長に伴って、上方にバーズヘッドが
成長し、少なくとも素子形成領域７のエッヂ部分ａにお
けるＳｉＯ2 膜９の膜厚は、後に形成されるゲート絶縁
膜１０の厚みよりも大きくなる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正内容】
【００２４】次に、図２Ｃに示すように、表面のＳｉ3
Ｎ4膜２をエッチング除去した後、素子形成領域７上の
酸化膜４をエッチング除去を兼ねた前処理を行う。その
後、熱酸化を行って、素子形成領域７上に熱酸化膜によ
るゲート絶縁膜１０を形成した後、全面に多結晶シリコ
ン層を形成し、更に該多結晶シリコン層をパターニング
してゲート電極１１を形成することにより本例に係るＭ
ＯＳ型ＦＥＴを得る。このとき、素子形成領域７上を含
んでゲート電極１１が形成される。
Ｎ4膜２をエッチング除去した後、素子形成領域７上の
酸化膜４をエッチング除去を兼ねた前処理を行う。その
後、熱酸化を行って、素子形成領域７上に熱酸化膜によ
るゲート絶縁膜１０を形成した後、全面に多結晶シリコ
ン層を形成し、更に該多結晶シリコン層をパターニング
してゲート電極１１を形成することにより本例に係るＭ
ＯＳ型ＦＥＴを得る。このとき、素子形成領域７上を含
んでゲート電極１１が形成される。
Claims (1)
- 【請求項１】 トレンチ溝によって素子分離された素子
形成領域上を含んでゲート電極が形成された半導体装置
の製法において、 基体上に少なくとも耐酸化膜を含む積層膜を形成する工
程と、 選択的に上記積層膜及びその下層の上記基体の一部を除
去して上記基体に上記トレンチ溝を形成する工程と、 上記トレンチ溝内に絶縁膜を埋め込む工程と、 全面に選択酸化を施す工程を有することを特徴とする半
導体装置の製法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20589691A JP3208575B2 (ja) | 1991-08-16 | 1991-08-16 | 半導体装置の製法 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20589691A JP3208575B2 (ja) | 1991-08-16 | 1991-08-16 | 半導体装置の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0547919A true JPH0547919A (ja) | 1993-02-26 |
| JP3208575B2 JP3208575B2 (ja) | 2001-09-17 |
Family
ID=16514542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20589691A Expired - Lifetime JP3208575B2 (ja) | 1991-08-16 | 1991-08-16 | 半導体装置の製法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5236861A (ja) |
| JP (1) | JP3208575B2 (ja) |
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| JP2000091417A (ja) * | 1998-09-09 | 2000-03-31 | Sony Corp | 半導体装置およびその製造方法 |
| KR20000073736A (ko) * | 1999-05-13 | 2000-12-05 | 황인길 | 반도체 소자에서 트렌치에 의한 소자분리방법 |
| US6187648B1 (en) | 1998-03-24 | 2001-02-13 | Sharp Kabushiki Kaisha | Method of forming a device isolation region |
| US6239464B1 (en) | 1998-01-08 | 2001-05-29 | Kabushiki Kaisha Toshiba | Semiconductor gate trench with covered open ends |
| US6521538B2 (en) | 2000-02-28 | 2003-02-18 | Denso Corporation | Method of forming a trench with a rounded bottom in a semiconductor device |
| WO2006018974A1 (ja) * | 2004-08-17 | 2006-02-23 | Rohm Co., Ltd. | 半導体装置およびその製造方法 |
| JP2007049187A (ja) * | 1997-04-11 | 2007-02-22 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
| JP2008060266A (ja) * | 2006-08-30 | 2008-03-13 | Oki Electric Ind Co Ltd | 素子分離膜の形成方法と不揮発性半導体メモリ |
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| EP0603106A2 (en) * | 1992-12-16 | 1994-06-22 | International Business Machines Corporation | Method to reduce stress from trench structure on SOI wafer |
| BE1007588A3 (nl) * | 1993-09-23 | 1995-08-16 | Philips Electronics Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een halfgeleiderlichaam met veldisolatiegebieden gevormd door met isolerend materiaal gevulde groeven. |
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| US5849625A (en) * | 1994-12-07 | 1998-12-15 | United Microelectronics Coporation | Planar field oxide isolation process for semiconductor integrated circuit devices using liquid phase deposition |
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| JP3611226B2 (ja) * | 1996-09-17 | 2005-01-19 | 株式会社ルネサステクノロジ | 半導体装置及びその製造方法 |
| US5858866A (en) * | 1996-11-22 | 1999-01-12 | International Business Machines Corportation | Geometrical control of device corner threshold |
| JPH10209269A (ja) * | 1997-01-09 | 1998-08-07 | Texas Instr Inc <Ti> | トレンチと選択酸化を組み合わせるための分離方法 |
| JP2956635B2 (ja) * | 1997-02-04 | 1999-10-04 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JP4244456B2 (ja) | 1999-08-04 | 2009-03-25 | 株式会社デンソー | 半導体装置の製造方法、絶縁ゲート型バイポーラトランジスタの製造方法及び絶縁ゲート型バイポーラトランジスタ |
| ITMI20010039A1 (it) | 2000-01-14 | 2002-07-11 | Denso Corp | Dispositivo a semiconduttori e metodo per la fabbricazione dello stesso |
| US6864532B2 (en) | 2000-01-14 | 2005-03-08 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| WO2003043078A2 (en) * | 2001-11-13 | 2003-05-22 | Advanced Micro Devices, Inc. | Preferential corner rounding of trench structures using post-fill oxidation |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61154144A (ja) * | 1984-12-27 | 1986-07-12 | Nec Corp | 半導体装置及びその製造方法 |
-
1991
- 1991-08-16 JP JP20589691A patent/JP3208575B2/ja not_active Expired - Lifetime
-
1992
- 1992-08-10 US US07/926,395 patent/US5236861A/en not_active Expired - Lifetime
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| US8394695B2 (en) | 2004-08-17 | 2013-03-12 | Rohm Co., Ltd. | Semiconductor device production method |
| JP2008060266A (ja) * | 2006-08-30 | 2008-03-13 | Oki Electric Ind Co Ltd | 素子分離膜の形成方法と不揮発性半導体メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| US5236861A (en) | 1993-08-17 |
| JP3208575B2 (ja) | 2001-09-17 |
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