JPH0252453A - 誘電体分離基板の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体基板内に異なる深さの分離島を右する
誘電体分離基板の製造方法に関するものである。

（従来の技術） 従来より誘電体分離構造を有づる半導体装置においては
、高耐圧素子と低耐圧素子とを同一誘電体分離基板に混
載でる場合、その内藏素子の特性に応じて分離島の深さ
の最適化を図る試みがなされている。例えば、高耐圧素
子が形成される分離島は逆バイアス時の空乏層幅に応じ
て深くし、低耐圧素子が形成される分離島は縦形ＮＰＮ
トランジスタのコレクタ抵抗を小さく覆るために浅くす
るというように、個々の分離島の深さを変えることが行
なわれている。

このように、高耐圧や低耐圧等の半導体素子を同一基板
内に混載するため、深さの異なる分離島を有する誘電体
分離基板を製造する方法としては、例えば特開昭５５−
１０５３４０＠公報に記載されるものかあった。以下、
その製造方法を図を用いて説明する。

第２図（ａ）〜（ｆ）は前記文献に記載された従来の誘
電体分離基板の製造方法を示す製造工程図でおる。

先ず、第２図（ａ）において、（１００）の面方位を有
する単結晶シリコンから成る半導体基板１を酸化し、通
常のホトリソ・エツチングにより主表面に酸化膜２のパ
ターンを形成する。次いで、第２図（ｂ）に示すＪ：う
に、酸化膜２をマスクとして半導体基板１に異方性エツ
チングを施し、四部３を形成する。

次に、酸化膜２を除去した後、第２図（Ｃ）に示すよう
に半導体基板１を再び酸化し、通常のホトリソ・エツチ
ングにより凹部３を含む主表面に酸化膜４のパターンを
形成する。その後、第２図（ｄ）の如く酸化膜４をマス
クとして再び異方性エツチングを行ない、■字形溝５を
形成する。

続いて酸化膜４を除去した後、第２図（ｅ）に示すよう
に半導体基板１のＶ字形溝５を含む主表面に分離絶縁膜
６を形成し、さらに分離絶縁膜６上に多結晶シリコン等
から成る支持体層７を形成する。

その後、第２図（ｆ）に示す如く、半導体基板１の裏面
側をＶ字形溝５の先端か露出するまで研磨等によって除
去する。これにより、深さの異なる分離島、即ち深い分
離島８と浅い分離島９が、分離絶縁膜６及び支持体層７
を介して互いに分離された誘電体分離基板が得られる。

（発明が解決しようとする課題） しかしながら、上記の誘電体分離基板の製造方法におい
ては、深い分離島８の形状崩れと浅い分離島９の寸法精
度の劣化を生じるという問題がおり、その解決が困難で
あった。

前記問題を生じる過程を第３図（ａ）、（ｂ）により説
明する。第３図（ａ＞、（ｂ）は前記問題点の説明図で
おり、同図（ａ）は第２図（Ｃ）の工程に対応し、同図
（ｂ）は第２図（ｄ）の工程に対応するものである。

先ず、第３図（ａ）において、酸化膜４をパタニングす
るに際し、酸化膜４上にレジスト膜１０を形成するが、
このレジスト膜１０は四部３の段差部Ａにおいて薄くな
り、酸化膜４を十分に被覆することができない。そのた
め、次に施される酸化膜４のエツチングにより、段差部
Ａ付近の残存させるぺぎ酸化膜４も除去されてしまう。

それ故、次工程の異方性エツチング工程において、第３
図（ｂ）に示すように段差部Ａがエツチングされ、深い
分離島８の形状崩れＢを生じてしまう。

また、第３図（ａ＞に示すように、段差部Ａの存在によ
り凹部３にはレジスト膜１０が厚く形成され易く、ホト
リソ精度か悪くなるおそれがあった。そのため、浅い分
１１の寸法精度が劣化するという問題を生じる。

このような分離島８．９の形状崩れＢ及び寸法精度の劣
化を生じれば、分離島８，９に形成される半導体素子の
電気的特性に重大な悪影響が及ぼされることになる。

本発明は、前記従来技術かもっていた課題として、深い
分離島の形状崩れと浅い分離島の寸法精度の劣化を生じ
る点について解決した誘電体分離基板のＩ！造六方法提
供するもの”でおる。

（課題を解決するための手段） 本発明は前記課題を解決するために、半導体基板に異な
る深さの分離島を形成する誘電体分離基板の製造方法に
おいて、前記半導体基板の主表面にパターニングされた
第１のマスクを形成し、その第１のマスクを用いたエツ
チングにより前記半導体基板にＵ字形溝を形成する工程
と、前記第１のマスクを遮蔽として不純物のイオン打込
みを行なった後、アニールを施して前記Ｕ字形溝の底部
に拡散層を形成する工程とミ前記第１のマスクを除去し
た後前記主表面にパターニングされた第２のマスクを形
成し、その第２のマスク及び前記拡散層をマスクとした
エツチングにより前記半導体基板にＶ字形溝を形成する
工程と、前記主表面全域に分離絶縁膜を形成した後、そ
の分離絶縁膜上に支持体層を形成する工程と、前記半導
体基板の裏面側を前記Ｖ字形溝の先端部が露出するまで
除去し、前記裏面側に異なる深さの分離島を形成する工
程とを、順に施すようにしたものである。

（作　用） 本発明によれば、以上のように誘電体分離基板の製造方
法を構成したので、第１のマスクを用いて半導体基板に
Ｕ字形溝と拡散層を形成し、その拡散層と第２のマスク
をマスクとしてＶ字形溝を形成することにより１．従来
の製造方法における凹部でのレジスト膜の形成が不要と
なる。それ故、浅い分離島における厚いレジスト膜に起
因した寸法精度の劣化を防止することができる。

また、前記Ｕ字形溝と拡散層を形成し、拡散層をマスク
として用いることは、従来の製造方法における四部の段
差部でのレジスト膜の形成を不要とし、薄いレジスト膜
に起因した深い分離島の形状崩れを防止するように働く
。

したがって、所定形状及び商用法精度を有する分離島の
形成が可能となり、前記課題を解決することができる。

（実施例） 第１図（ａ）〜（ｑ）は本発明の実施例における誘電体
分離基板の製造方法を示す製造工程図である。以下、図
の製造工程に従って製造方法を説明する。

先ず、第１図（ａ）にｄ３いて、例えばＮ形の（１００
）の面方位を有する単結晶シリコンから成る半導体基板
１１を酸化し、その主表面にパタニングされた酸化膜か
ら成る第１のマスク１２を形成する。この第１のマスク
１２は通常のホトリソ・エツチングにより形成し、その
膜厚は１μｍ程度とする。

次いで、第１図（ｂ）に示すように半導体基板１１の浅
い分離島となるべき領域に、第１のマスク１２をマスク
としたエツチングを施し、２０μｍ程度の深さの０字形
溝１３を形成する。

その際、半導体基板１１の主表面である（１００）面と
０字形溝１３の側壁となる（１１１）面とのエツチング
速度比が異なる異方性エツチングは施さず、反応性イオ
ンエツチング法やＨＮＯ３ＨＦ−ＣＨ５ＣＯＯＨ系エツ
チング液によるエツチングを施す。このとき、０字形溝
１３の底面は、第１のマスク１２の開ロバターンを垂直
に投影した形か、それ以上の大きさとなるように形成す
るのが望ましい。こうづることによって、より高精度な
浅い分離島を形成することができる。

次に、第１図（Ｃ）に示すように第１のマスク１２を再
びマスクとしてＰ形不純物であるボロン等を半導体基板
１１にイオン打込みし、アニールすることによって０字
形溝１３の底面に１０”０ｃｍ−３以上の濃度を有する
Ｐ膨拡散層１４を形成する。

続いて、第１図（ｄ）の如く第１のマスク１２を除去し
た債、再び半導体基板１１を酸化して１μｍ程度の膜厚
の酸化膜を形成し、これに通常のホトリン・エツチング
によるパターニングを施して、深い分離島となるべき領
域の平坦部分のみに第２のマスク１５を形成する。

その後、第１図（ｅ）の如く第２のマスク１５とＰ膨拡
散層１４をマスクとした異方性エツチングを施し、半導
体基板１１にＶ字形溝１６を形成する。このとき、異方
性エツチング液として例えばＫＯＨ水溶液等を用いれば
、高濃度のＰ膨拡散層１４はエツチングマスクとしての
役割をなす。

次に、第１図（ｆ＞に示すＪ、うに、Ｐ膨拡散層１４が
不要な場合は、これをトｌＮＯ３−１１Ｆ−ＣＨ３ＣＯ
ＯＨ系エツチング液で除去する。その後従来の製造方法
と同様の方法で第２のマスク１５を除去し、半導体基板
１１のＶ字形溝１６を含む主表面に膜厚１〜２μｍ程度
の分離絶縁膜１７を形成する。次いで、分離絶縁膜１７
上に多結晶シリコン等から成る支持体層１８を形成する
。

このとき、支持体層１８の厚さは半導体基板１１とほぼ
同程度となるようにする。

最後に、第１図（ｇ）に示すように、半導体基板１１の
裏面側を字形溝１６の先端部が露出するまで研磨等によ
って除去する。これにより、深い分離島１９と浅い分離
島２０とが分離絶縁膜１７及び支持体層１８を介して互
いに分離され、所望の誘電体分離基板か得られる。

以上のように、本実施例においては、浅い分離島２０と
なる領域に０字形溝１３を形成した後、その０字形溝１
３の形成に用いた第１のマスク１２を再びイオン打込み
用のマスクとして利用し、Ｐ膨拡散層１４を形成する。

また、深い分離島１９となる領域にのみ、ホトリソによ
る第２のマスク１５を形成する。それ故、従来技術にお
けるような四部段差部へのレジスト膜の形成や、凹部内
面へのレジスト膜の形成が不要となる。したがって、深
い分離島１９の形状崩れ及び浅い分離島２０の寸法精度
劣化を確実に防止するとかできる。

なお、本発明は図示の実施例に限定されず、種々の変形
が可能でおる。例えば、Ｎ形の半導体基板１１やＰ膨拡
散層１４の極性を変えたり、各分離島１９．２０の組み
合ねじや形状を変えてもよい。また、実施例で例示した
材質、膜厚及び加工方法等を必要に応じて変更したり、
或は製造工程の一部に他の工程を付加する等の変形も可
能でおる。

（発明の効果） 以上詳細に説明したように本発明によれば、半導体基板
に第１のマスクを用いてＵ字形溝を形成した後、再び第
１のマスクを用いて拡散層を形成し、その拡散層と第２
のマスクをマスクとして半導体基板にＶ字形溝を形成す
るようにしたので、従来の製造方法におけるような凹部
段差部や凹部内面へのレジスト膜の形成が不要となる。

。 それ故、深い分離島の形状崩れや浅い分離島の寸法精度
劣化を確実に防止りることかできる。したがって、所定
形状を有する高精度な分離島に半導体素子を形成するこ
とか可能となり、その電気的特性を大幅に改善すること
ができる。

【図面の簡単な説明】

第１図（ａ）〜（ｇ）は本発明の実施例における誘電体
分離基板の製造方法を示Ｖ製造工程図、第２図（ａ）〜
（ｆ）は従来の誘電体弁＠基板の製造方法を示す製造工
程図、及び第３図（ａ）。 （ｂ）は従来の製造方法における問題点の説明図である
。 １１・・・・・・半導体基板、１２・・・・・・第１の
マスク、１３・・・・・・Ｕ字形溝、１４・・・・・・
Ｐ膨拡散層、１５・・・・・・第２のマスク、１６・・
・・・・Ｖ字形溝、１７・・・・・・分離絶縁膜、１８
・・・・・・支持体層、１９．２０・・・・・・分１１
島。

Claims (1)

1. 【特許請求の範囲】 半導体基板に異なる深さの分離島を形成する誘電体分離
   基板の製造方法において、 前記半導体基板の主表面にパターニングされた第１のマ
   スクを形成し、その第１のマスクを用いたエッチングに
   より前記半導体基板にＵ字形溝を形成する工程と、 前記第１のマスクを遮蔽として不純物のイオン打込みを
   行なった後、アニールを施して前記Ｕ字形溝の底部に拡
   散層を形成する工程と、 前記第１のマスクを除去した後、前記主表面にパターニ
   ングされた第２のマスク形成し、その第２のマスク及び
   前記拡散層をマスクとしたエッチングにより前記半導体
   基板にＶ字形溝を形成する工程と、 前記主表面全域に分離絶縁膜を形成した後、その分離絶
   縁膜上に支持体層を形成する工程と、前記半導体基板の
   裏面側を前記Ｖ字形溝の先端部が露出するまで除去し、
   前記裏面側に異なる深さの分離島を形成する工程とを、 順に施すことを特徴とする誘電体分離基板の製造方法。