JPH0252469A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0252469A JPH0252469A JP20433888A JP20433888A JPH0252469A JP H0252469 A JPH0252469 A JP H0252469A JP 20433888 A JP20433888 A JP 20433888A JP 20433888 A JP20433888 A JP 20433888A JP H0252469 A JPH0252469 A JP H0252469A
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- Japan
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- gate electrodes
- insulating film
- substrate
- tip
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は半導体装置及びその製造方法に関するもので、
特にＭＯ３ＦｉＥＴを有する集積回路に使用されるもの
である。
特にＭＯ３ＦｉＥＴを有する集積回路に使用されるもの
である。
（従来の技術）
従来のＮチャネルＭＯ８ＰＥＴは、通常は、第２図に示
すように、Ｐ型シリコン基板１上にゲート絶縁膜（酸化
膜）２を介してゲート電極３が形成され、このゲート電
極３の下方のチャネル領域の両側（基板表面）にそれぞ
れ不純物拡散領域からなるドレイン領域４およびソース
領域５が形成されている。
すように、Ｐ型シリコン基板１上にゲート絶縁膜（酸化
膜）２を介してゲート電極３が形成され、このゲート電
極３の下方のチャネル領域の両側（基板表面）にそれぞ
れ不純物拡散領域からなるドレイン領域４およびソース
領域５が形成されている。
（発明が解決しようとする課題）
上記構造のＭＯＳＦＥＴの電流駆動能力はＶｄ＞Ｖ６−
ＶＴの条件下で υ と表わされる、ここで、Ｌ、Ｗはチャネル長およびチャ
ネル幅、μは易動度、Ｃｏｘはゲート酸化膜容量であり
、Ｖｄ、Ｖ、、ＶＴはドレイン電圧、ゲート電圧、ゲー
トしきい値電圧である。ＭＯＳＦＥＴにおいては、電子
は基板表面の数十人の反転層中しか流れないので、旧式
（１）中の易動度μは基板中のそれの数分の１に低下す
る。・また、ゲート電圧ＶＧを高くすると、基板表面の
電界が強まり、易動度が小さくなってしまう。従って、
前記従来の構造を有するＭＯＳＦＥＴは、電流駆動能力
を十分に向上させとか不可能であった。
ＶＴの条件下で υ と表わされる、ここで、Ｌ、Ｗはチャネル長およびチャ
ネル幅、μは易動度、Ｃｏｘはゲート酸化膜容量であり
、Ｖｄ、Ｖ、、ＶＴはドレイン電圧、ゲート電圧、ゲー
トしきい値電圧である。ＭＯＳＦＥＴにおいては、電子
は基板表面の数十人の反転層中しか流れないので、旧式
（１）中の易動度μは基板中のそれの数分の１に低下す
る。・また、ゲート電圧ＶＧを高くすると、基板表面の
電界が強まり、易動度が小さくなってしまう。従って、
前記従来の構造を有するＭＯＳＦＥＴは、電流駆動能力
を十分に向上させとか不可能であった。
また、前記従来の構造を有するＭＯＳＦＥＴは、高集積
化に伴なってサイズの縮小化を図ろうとしてチャネル長
を短かくすると、短チヤネル効果による問題等が生じる
ので、サイズの縮小化に対する制約が大きかった。
化に伴なってサイズの縮小化を図ろうとしてチャネル長
を短かくすると、短チヤネル効果による問題等が生じる
ので、サイズの縮小化に対する制約が大きかった。
本発明は、上記したようにＭＯＳトランジスタのサイズ
の縮小化を図ろうとすると短チヤネル効果等の問題によ
る制約が大きい点を解決すべくなされたもので、ＭＯＳ
トランジスタのサイズの縮小化および高集積化が可能に
なり、しかも電流駆動能力の向上を容品に実現し得る半
導体集積回路およびその製造方法を提供することを目的
とする。
の縮小化を図ろうとすると短チヤネル効果等の問題によ
る制約が大きい点を解決すべくなされたもので、ＭＯＳ
トランジスタのサイズの縮小化および高集積化が可能に
なり、しかも電流駆動能力の向上を容品に実現し得る半
導体集積回路およびその製造方法を提供することを目的
とする。
（イ）半導体基板の表面に選択的に形成された凸部の側
面のうちの少なくとも対向し合う２個の側面にそれぞれ
ゲート絶縁膜を介して対向するようにゲート電極が形成
され、上記凸部の先端表面にソースあるいはドレイン領
域となる第１の不純物拡散領域が形成され、前記凸部の
底部の周辺で、かつ前記ゲート電極の下端近傍の基板表
面の所定領域にドレインあるいはソース領域となる第２
の不純物領域が形成され、上記第１の不純物拡散領域で
のコンタクト配線が、直接上記凸部の上部にあることを
特徴とする半導体装置である。また本発明は、 （ロ）半導体基板の表面に選択的に凸部を形成し、この
凸部表面にゲート絶縁膜を形成し、このゲート絶縁膜を
介して上記凸部の側面のうち少なくとも対向し合う２個
の側面にそれぞれ対向するゲート絶縁膜を上記凸部の高
さより低く形成し、上記凸部の先端表面および上記凸部
の底部の周辺で、かつ上記ゲート電極の下端近傍の基板
表面に上記基板とは逆導電型の不純物を注入してそれぞ
れ不純物領域を形成し、絶縁膜を、上記ゲート電極をお
おいまた上記凸部先端及び下端の不純物領域の一部はお
おわないように形成し、配線層を、上記凸部先端及び下
端の不純物領域上に形成することを特徴とする半導体装
置の製造方法である。また本発明は、 （ハ）上記凸部先端をおおわないように形成する工程は
、異方性エツチングで上記凸部先端を露出させるもので
あることを特徴とする上記（ロ）項に記載の半導体装置
の製造方法である。
面のうちの少なくとも対向し合う２個の側面にそれぞれ
ゲート絶縁膜を介して対向するようにゲート電極が形成
され、上記凸部の先端表面にソースあるいはドレイン領
域となる第１の不純物拡散領域が形成され、前記凸部の
底部の周辺で、かつ前記ゲート電極の下端近傍の基板表
面の所定領域にドレインあるいはソース領域となる第２
の不純物領域が形成され、上記第１の不純物拡散領域で
のコンタクト配線が、直接上記凸部の上部にあることを
特徴とする半導体装置である。また本発明は、 （ロ）半導体基板の表面に選択的に凸部を形成し、この
凸部表面にゲート絶縁膜を形成し、このゲート絶縁膜を
介して上記凸部の側面のうち少なくとも対向し合う２個
の側面にそれぞれ対向するゲート絶縁膜を上記凸部の高
さより低く形成し、上記凸部の先端表面および上記凸部
の底部の周辺で、かつ上記ゲート電極の下端近傍の基板
表面に上記基板とは逆導電型の不純物を注入してそれぞ
れ不純物領域を形成し、絶縁膜を、上記ゲート電極をお
おいまた上記凸部先端及び下端の不純物領域の一部はお
おわないように形成し、配線層を、上記凸部先端及び下
端の不純物領域上に形成することを特徴とする半導体装
置の製造方法である。また本発明は、 （ハ）上記凸部先端をおおわないように形成する工程は
、異方性エツチングで上記凸部先端を露出させるもので
あることを特徴とする上記（ロ）項に記載の半導体装置
の製造方法である。
即ち本願発明は、半導体基板に凸部を形成し、少なくと
もその凸部の対向する縦面に２つのＭＯＳ構造を形成す
るか、または上記凸部の周囲にわたるＭＯＳ構造を形成
する。そして、凸部の上、下部にソース、ドレインにな
る不純物層を作る。そして、この凸部上部のソースある
いはドレインへのコンタクトは、直接凸部上部にもうけ
る。
もその凸部の対向する縦面に２つのＭＯＳ構造を形成す
るか、または上記凸部の周囲にわたるＭＯＳ構造を形成
する。そして、凸部の上、下部にソース、ドレインにな
る不純物層を作る。そして、この凸部上部のソースある
いはドレインへのコンタクトは、直接凸部上部にもうけ
る。
この構造のＭＯＳＦＥＴによれば、ゲートバイアスによ
る基板電位変動によって高駆動能力が達成できる。
る基板電位変動によって高駆動能力が達成できる。
つまりゲートバイアスにより凸部まわりからの空乏層ど
うしがくっついて、基板のポテンシャルが上がってきて
、しきい値電圧が下がり、キャリアが流れやすくなって
電流駆動能力が上がる。また半導体基板凸部上部のソー
スあるいはドレインのコンタクトが、直接凸部上部にあ
り、これが自己整合で形成できるため、凸部の巾を微細
化しても、拡散層抵抗の影響をうけないものである。
うしがくっついて、基板のポテンシャルが上がってきて
、しきい値電圧が下がり、キャリアが流れやすくなって
電流駆動能力が上がる。また半導体基板凸部上部のソー
スあるいはドレインのコンタクトが、直接凸部上部にあ
り、これが自己整合で形成できるため、凸部の巾を微細
化しても、拡散層抵抗の影響をうけないものである。
（実施例）
第１図を参照しながら本発明の詳細な説明する。まずＰ
型シリコン基板１１をＲＩＥ（Ｒｅａｃｔｉｖｅ ｔｏ
ｎ Ｅｔｃｈｉｎｇ）等によりパターニング・エツチン
グして凸部１１１を形成する（第１図（ａ））。その後
、熱酸化膜１２を１５０人形成し、また全面に多結晶シ
リコン層１３を３０００人堆積後、ＲＩＥによって多結
晶シリコン層１３をエツチングして、凸部１１１の側面
のみに残すことにより、ゲート電極１３を形成する（第
１図（ｂ））。このゲート電極１３は凸部１１１の両面
にサンドイッチ状に設けられるものでもよいし、凸部１
１１のまわりを囲むリング状のものでもよい。その後、
ゲート電極１３をＲＩＥによって、０．２μｍエツチン
グ後、Ａｓ＋をイオン注入してｎ 層１５゜１６を形成
することにより、ソース、ドレインをする（第１図（Ｃ
））。このドレイン１６は、上記ゲート電極１３と同様
、該ゲート電極下でサンドイッチ状でもよいし、リング
状に形成されていてもよい。その後、絶縁膜、例えばＣ
Ｖ Ｄ Ｓ ｉ ０２膜１７を０．４μｍ全面に堆積し
、ＲＩＥによってＣＶＤ５ ｉ Ｏ２膜１７及び熱酸化
膜１２をエツチングすることで、ゲート電極１３をおお
うことになる（第１図参照（ｄ））。その後、配線層（
例えばＡＩ）１８をバターニング形成して、凸部上、下
部へのコンタクト配線１８１．１８□が形成でき、これ
でＭＯＳＦＥＴが製作できた（第１図（ｅ））。
型シリコン基板１１をＲＩＥ（Ｒｅａｃｔｉｖｅ ｔｏ
ｎ Ｅｔｃｈｉｎｇ）等によりパターニング・エツチン
グして凸部１１１を形成する（第１図（ａ））。その後
、熱酸化膜１２を１５０人形成し、また全面に多結晶シ
リコン層１３を３０００人堆積後、ＲＩＥによって多結
晶シリコン層１３をエツチングして、凸部１１１の側面
のみに残すことにより、ゲート電極１３を形成する（第
１図（ｂ））。このゲート電極１３は凸部１１１の両面
にサンドイッチ状に設けられるものでもよいし、凸部１
１１のまわりを囲むリング状のものでもよい。その後、
ゲート電極１３をＲＩＥによって、０．２μｍエツチン
グ後、Ａｓ＋をイオン注入してｎ 層１５゜１６を形成
することにより、ソース、ドレインをする（第１図（Ｃ
））。このドレイン１６は、上記ゲート電極１３と同様
、該ゲート電極下でサンドイッチ状でもよいし、リング
状に形成されていてもよい。その後、絶縁膜、例えばＣ
Ｖ Ｄ Ｓ ｉ ０２膜１７を０．４μｍ全面に堆積し
、ＲＩＥによってＣＶＤ５ ｉ Ｏ２膜１７及び熱酸化
膜１２をエツチングすることで、ゲート電極１３をおお
うことになる（第１図参照（ｄ））。その後、配線層（
例えばＡＩ）１８をバターニング形成して、凸部上、下
部へのコンタクト配線１８１．１８□が形成でき、これ
でＭＯＳＦＥＴが製作できた（第１図（ｅ））。
上記配線層１８２は、ｎ＋層１６，１６がサンドイッチ
状である場合はこれらを短絡する。
状である場合はこれらを短絡する。
以上述べた本発明の実施例かられかるように、Ｓｌ凸部
１１１の上部拡散層１５へ直接コンタクト配線１８１が
形成でき、しかも、このコンタクトはＰＥＰ （写真蝕
刻工程）なしで、ＲＩＥによる自己整合化も実現できて
おり、Ｓ１凸部１１、の巾Ｌｓが微細化された時に生じ
る凸部上部の拡散層１５の寄生抵抗によるＭＯＳＦＥＴ
の駆動能力劣化等の性能劣化が回避できる。即ち上記自
己整合によって、層１５，１．８間のコンタクト部のず
れがないし、層１５のコンタクト部を別場所に引き出し
てＰＥＰでコンタクトをとる必要がないため、層１５で
の抵抗が減少するし、凸部１１１でのゲトバイアスによ
る基板電位変動によって低しきい値となり、高駆動能力
が達成できる。しかも、この本発明の製造方法では、Ｓ
ｌ凸部１１１の下部の拡散層１６へのコンタクト配線１
８１も自己整合化できており、上記微細化によるコンタ
クト部引き出し及びＰＥＰ工程不必要化により、工程の
簡略化も実現できる。
１１１の上部拡散層１５へ直接コンタクト配線１８１が
形成でき、しかも、このコンタクトはＰＥＰ （写真蝕
刻工程）なしで、ＲＩＥによる自己整合化も実現できて
おり、Ｓ１凸部１１、の巾Ｌｓが微細化された時に生じ
る凸部上部の拡散層１５の寄生抵抗によるＭＯＳＦＥＴ
の駆動能力劣化等の性能劣化が回避できる。即ち上記自
己整合によって、層１５，１．８間のコンタクト部のず
れがないし、層１５のコンタクト部を別場所に引き出し
てＰＥＰでコンタクトをとる必要がないため、層１５で
の抵抗が減少するし、凸部１１１でのゲトバイアスによ
る基板電位変動によって低しきい値となり、高駆動能力
が達成できる。しかも、この本発明の製造方法では、Ｓ
ｌ凸部１１１の下部の拡散層１６へのコンタクト配線１
８１も自己整合化できており、上記微細化によるコンタ
クト部引き出し及びＰＥＰ工程不必要化により、工程の
簡略化も実現できる。
なお本発明は実施例のみに限られず種々の応用が可能で
ある。例えばＳｔ凸部」二、下部へのコンタクト配線は
別のレイヤーでもかまわない。−例を上げれば、コンタ
クト電極１８１に高融点金属を用い、コンタクト電極１
８２にＡ、ＩＩ’を用いたり等することもできる。
ある。例えばＳｔ凸部」二、下部へのコンタクト配線は
別のレイヤーでもかまわない。−例を上げれば、コンタ
クト電極１８１に高融点金属を用い、コンタクト電極１
８２にＡ、ＩＩ’を用いたり等することもできる。
［発明の効果］
以上説明した如く本発明によれば、ＭＯＳ）ランジスタ
のサイズの縮小化および高集積化が可能になり、しかも
電流駆動能力の向上を容易に実現し得る半導体集積回路
およびその製造方法を提供することができる。
のサイズの縮小化および高集積化が可能になり、しかも
電流駆動能力の向上を容易に実現し得る半導体集積回路
およびその製造方法を提供することができる。
第１図は本発明の一実施例を得る工程図、第２図は従来
のＭＯＳ構造を示す段面図である。 １１・・・Ｐ型基板、１１１・・・凸部、１２・・・ゲ
ート酸化膜、１３・・・ゲート電極、１５．１６・・Ｎ
型不純物拡散層、１７・・・絶縁膜、１８（１８＋１８
２）・・・配線層。 出願人代理人 弁理士 鈴 江 武 彦（ａ） （ｂ） （ｃ） 第 図 （ｄ） （ｅ） 第１図 第 図
のＭＯＳ構造を示す段面図である。 １１・・・Ｐ型基板、１１１・・・凸部、１２・・・ゲ
ート酸化膜、１３・・・ゲート電極、１５．１６・・Ｎ
型不純物拡散層、１７・・・絶縁膜、１８（１８＋１８
２）・・・配線層。 出願人代理人 弁理士 鈴 江 武 彦（ａ） （ｂ） （ｃ） 第 図 （ｄ） （ｅ） 第１図 第 図
Claims (3)
- （１）半導体基板の表面に選択的に形成された凸部の側
面のうちの少なくとも対向し合う２個の側面にそれぞれ
ゲート絶縁膜を介して対向するようにゲート電極が形成
され、上記凸部の先端表面にソースあるいはドレイン領
域となる第１の不純物拡散領域が形成され、前記凸部の
底部の周辺で、かつ前記ゲート電極の下端近傍の基板表
面の所定領域にドレインあるいはソース領域となる第２
の不純物領域が形成され、上記第１の不純物拡散領域で
のコンタクト配線が、直接上記凸部の上部にあることを
特徴とする半導体装置。 - （２）半導体基板の表面に選択的に凸部を形成し、この
凸部表面にゲート絶縁膜を形成し、このゲート絶縁膜を
介して上記凸部の側面のうち少なくとも対向し合う２個
の側面にそれぞれ対向するゲート電極を上記凸部の高さ
より低く形成し、上記凸部の先端表面および上記凸部の
底部の周辺で、かつ上記ゲート電極の下端近傍の基板表
面に上記基板とは逆導電型の不純物を注入してそれぞれ
不純物領域を形成し、絶縁膜を、上記ゲート電極をおお
いまた上記凸部先端及び下端の不純物領域の一部はおお
わないように形成し、配線層を、上記凸部先端及び下端
の不純物領域上に形成することを特徴とする半導体装置
の製造方法。 - （３）上記凸部先端を絶縁膜でおおわないように形成す
る工程は、異方性エッチングで上記凸部先端を露出させ
るものであることを特徴とする請求項２に記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63204338A JPH0770722B2 (ja) | 1988-08-17 | 1988-08-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63204338A JPH0770722B2 (ja) | 1988-08-17 | 1988-08-17 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0252469A true JPH0252469A (ja) | 1990-02-22 |
| JPH0770722B2 JPH0770722B2 (ja) | 1995-07-31 |
Family
ID=16488848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63204338A Expired - Fee Related JPH0770722B2 (ja) | 1988-08-17 | 1988-08-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770722B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5225701A (en) * | 1989-12-15 | 1993-07-06 | Mitsubishi Denki Kabushiki Kaisha | Vertical silicon-on-insulator (SOI) MOS type field effect transistor |
| US5656842A (en) * | 1995-06-20 | 1997-08-12 | Mitsubishi Denki Kabushiki Kaisha | Vertical mosfet including a back gate electrode |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58207675A (ja) * | 1982-05-28 | 1983-12-03 | Oki Electric Ind Co Ltd | Ｍｉｓ型半導体装置 |
-
1988
- 1988-08-17 JP JP63204338A patent/JPH0770722B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58207675A (ja) * | 1982-05-28 | 1983-12-03 | Oki Electric Ind Co Ltd | Ｍｉｓ型半導体装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5225701A (en) * | 1989-12-15 | 1993-07-06 | Mitsubishi Denki Kabushiki Kaisha | Vertical silicon-on-insulator (SOI) MOS type field effect transistor |
| US5312767A (en) * | 1989-12-15 | 1994-05-17 | Mitsubishi Denki Kabushiki Kaisha | MOS type field effect transistor and manufacturing method thereof |
| US5656842A (en) * | 1995-06-20 | 1997-08-12 | Mitsubishi Denki Kabushiki Kaisha | Vertical mosfet including a back gate electrode |
| US5872037A (en) * | 1995-06-20 | 1999-02-16 | Mitsubishi Denki Kabushiki Kaisha | Method for manufacturing a vertical mosfet including a back gate electrode |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0770722B2 (ja) | 1995-07-31 |
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Legal Events
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|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| LAPS | Cancellation because of no payment of annual fees |