JPS58207675A - Ｍｉｓ型半導体装置 - Google Patents
Ｍｉｓ型半導体装置Info
- Publication number
- JPS58207675A JPS58207675A JP57089865A JP8986582A JPS58207675A JP S58207675 A JPS58207675 A JP S58207675A JP 57089865 A JP57089865 A JP 57089865A JP 8986582 A JP8986582 A JP 8986582A JP S58207675 A JPS58207675 A JP S58207675A
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- JP
- Japan
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- oxide film
- gate
- film
- vertical
- groove
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/63—Vertical IGFETs
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
コノ発明はＭＯ８型電界効果トラ７ソスタのようなＭＩ
Ｓ型半導体装置の改良に関するものである。
Ｓ型半導体装置の改良に関するものである。
従来のＭＩＳ型電界効果トランヅスタの代表的な構造は
、半導体基板の同一平面上にダート、ソースおよびドレ
イン領域が形成されている。多結晶シリコンダートのＭ
Ｏ８型トランジスタｔ 例にとると、ダートは、ダート
酸化膜を形成した後に不純物を含み導電性を有する多結
晶シリコン膜を全面に育成し、このシリコン膜を写真蝕
刻法によって選択除去して形成しているために、ダート
幅。
、半導体基板の同一平面上にダート、ソースおよびドレ
イン領域が形成されている。多結晶シリコンダートのＭ
Ｏ８型トランジスタｔ 例にとると、ダートは、ダート
酸化膜を形成した後に不純物を含み導電性を有する多結
晶シリコン膜を全面に育成し、このシリコン膜を写真蝕
刻法によって選択除去して形成しているために、ダート
幅。
ダート長などダートの形状が自由に選べる反面、形状の
高精度の制御が困難であった。また、ダートがソース、
ドレインと共に半導体基板の同一平面上に形成されるた
め、これらが半導体基板上を専有する面積が大きく、半
導体集積回路の集積度を向上させるにはダートの専有面
積を減少させることが要望されていた。
高精度の制御が困難であった。また、ダートがソース、
ドレインと共に半導体基板の同一平面上に形成されるた
め、これらが半導体基板上を専有する面積が大きく、半
導体集積回路の集積度を向上させるにはダートの専有面
積を減少させることが要望されていた。
この発明は、前述した事情に鑑みてなされたもので、半
導体基板に形成したこの基板の表面に対して垂直なまた
はこれに近い段差部にゲートを形成することによ）、ｒ
−）の専有面積を減少させることができると共に、ダー
ト長を高精度に容易に制御できるＭＩＳ型竜界効果ト２
ンソスタを備えた半導体装置を提供することを目的とし
ている。
導体基板に形成したこの基板の表面に対して垂直なまた
はこれに近い段差部にゲートを形成することによ）、ｒ
−）の専有面積を減少させることができると共に、ダー
ト長を高精度に容易に制御できるＭＩＳ型竜界効果ト２
ンソスタを備えた半導体装置を提供することを目的とし
ている。
以下、この発明の実ｈｖＡ例につき図面を参照して説明
する。
する。
第１図（ａ）〜（ｈ）はこの発明の第１の実施例による
ＭＯ８型電界効果トランジスタの製造方法を工程類に示
す。第１の実施例は、第１図（ａ）に示すように、まず
、Ｐ型のシリコン半導体基板ｌ上に１００Ａ〜数１００
０Ａ程度のシリコン酸化膜２を形成し、この酸化膜２上
に１１００Ａ〜数１００ＯＡのシリコン窒化膜３を形成
する。次に、第１図（ｂ）に示すように、ホトレノスト
を用いてシリコン窒化膜３、シリコン酸化膜４を選択除
去し、これらが除去された部分の前記半導体基板ｌに、
ハロゲン化炭素（ＣＦ、 ’ｔ Ｃ（Ｊ’、 、 Ｃ，
Ｆｌｌ など）のような雰囲気中でのプラズマによる
異方性エツチングあるいは反応性イオンエツチングによ
って、垂直なまたは垂直に近い段差部４ａすなわち側面
をもつ溝４を形成する。この場合に溝４の深さは１〜数
μ？ｎ％溝４の段差部４８は半導体基板１の表面に対し
て９０゜士２０°程夏の角度にする。次に、第１図（ｃ
）に示すように溝４の形成によって露出した半導体基板
ｌの表面を熱酸化し、１００ＯＡ−数１００ＯＡのシリ
コン酸化膜５を形成する。その後、弗酸系溶液でシリコ
ン酸化膜５を除去し、第１図（ｄ）に示すゲート酸化膜
６を形成する。この場合に、溝４０周縁からシリコン窒
化膜３を若干内側に突出させる。
ＭＯ８型電界効果トランジスタの製造方法を工程類に示
す。第１の実施例は、第１図（ａ）に示すように、まず
、Ｐ型のシリコン半導体基板ｌ上に１００Ａ〜数１００
０Ａ程度のシリコン酸化膜２を形成し、この酸化膜２上
に１１００Ａ〜数１００ＯＡのシリコン窒化膜３を形成
する。次に、第１図（ｂ）に示すように、ホトレノスト
を用いてシリコン窒化膜３、シリコン酸化膜４を選択除
去し、これらが除去された部分の前記半導体基板ｌに、
ハロゲン化炭素（ＣＦ、 ’ｔ Ｃ（Ｊ’、 、 Ｃ，
Ｆｌｌ など）のような雰囲気中でのプラズマによる
異方性エツチングあるいは反応性イオンエツチングによ
って、垂直なまたは垂直に近い段差部４ａすなわち側面
をもつ溝４を形成する。この場合に溝４の深さは１〜数
μ？ｎ％溝４の段差部４８は半導体基板１の表面に対し
て９０゜士２０°程夏の角度にする。次に、第１図（ｃ
）に示すように溝４の形成によって露出した半導体基板
ｌの表面を熱酸化し、１００ＯＡ−数１００ＯＡのシリ
コン酸化膜５を形成する。その後、弗酸系溶液でシリコ
ン酸化膜５を除去し、第１図（ｄ）に示すゲート酸化膜
６を形成する。この場合に、溝４０周縁からシリコン窒
化膜３を若干内側に突出させる。
次に、第１図（ｅ）に示すように、ＣＶＤ法などによっ
て不純物を含み導電性を有する多結晶シリコン膜７台・
半導体基板１の全露出表面に形成する。この場合に、多
結晶シリコン膜７の厚さは第１図（Ｃ）のシリコン酸化
膜５の厚さの ／２程度とする。
て不純物を含み導電性を有する多結晶シリコン膜７台・
半導体基板１の全露出表面に形成する。この場合に、多
結晶シリコン膜７の厚さは第１図（Ｃ）のシリコン酸化
膜５の厚さの ／２程度とする。
その後、溝４を形成した場合と同様な方法で多結晶シリ
コン膜７を異方性エツチングし、第１図（ｆ）に示すよ
うに溝４によって形成された垂直な段差部にだけ多結晶
シリコン膜７を残し、縦形のゲート８が溝４の深さに応
じて自己整合で形成する。
コン膜７を異方性エツチングし、第１図（ｆ）に示すよ
うに溝４によって形成された垂直な段差部にだけ多結晶
シリコン膜７を残し、縦形のゲート８が溝４の深さに応
じて自己整合で形成する。
次に、シリコン窒化膜３．シリコン酸化膜２．ダート８
部以外のダート酸化膜６を除去し、第１図（ｇ）に示す
ように、Ａ８のイオン打込みなどによシ、ソース９領域
を溝４の周辺部分に、ドレイン１０領域を溝４の底部分
にそれぞれ形成する。その後、第１図（ｈ）に示すよう
に、ＣＶＤ法によってシリコン酸化膜１１を形成し、さ
らに、ダート酸化膜６゜ソース９．ドレイン１０領域と
それぞれシリコン酸化膜１１に形成したコンタクトホー
ル部を介して接触するダート電極１２．ソース電極１３
．ドレイン電極１４をシリコン酸化膜ｌｌ上に形成して
、ＭＯ３型電界効果トランジスタを完成させる。
部以外のダート酸化膜６を除去し、第１図（ｇ）に示す
ように、Ａ８のイオン打込みなどによシ、ソース９領域
を溝４の周辺部分に、ドレイン１０領域を溝４の底部分
にそれぞれ形成する。その後、第１図（ｈ）に示すよう
に、ＣＶＤ法によってシリコン酸化膜１１を形成し、さ
らに、ダート酸化膜６゜ソース９．ドレイン１０領域と
それぞれシリコン酸化膜１１に形成したコンタクトホー
ル部を介して接触するダート電極１２．ソース電極１３
．ドレイン電極１４をシリコン酸化膜ｌｌ上に形成して
、ＭＯ３型電界効果トランジスタを完成させる。
前述したように、この実施例の半導体装置は、ダートが
半導体基板に形成した溝の側面すなわち段差部に自己整
合で縦形に形成されるため、ダート長が前記溝の深さに
依存する。そして、この溝の深さは、溝を形成する際の
半導体基板のエツチング速度およびエツチング時間で決
定されるので、エツチング速度を一定に保持すれば、エ
ツチング時間を１ｂ１」御することにより、容易にしか
も精度よく、溝の深さすなわちダート長を制御できる。
半導体基板に形成した溝の側面すなわち段差部に自己整
合で縦形に形成されるため、ダート長が前記溝の深さに
依存する。そして、この溝の深さは、溝を形成する際の
半導体基板のエツチング速度およびエツチング時間で決
定されるので、エツチング速度を一定に保持すれば、エ
ツチング時間を１ｂ１」御することにより、容易にしか
も精度よく、溝の深さすなわちダート長を制御できる。
また、この実施例の半導体装置の半導体基板上でケ゛−
トが専有する見かけ上の面積は、ゲートが段差部に形成
されているために、従来のものに比べてきわめて小さく
できる。例えば、ダート長３ノＬＩ＋Ｌ Ｉ ｌ’
）幅１００μｍ、ダート材料である多結晶シリコン膜の
厚さ０．５μｍのトランジスタのダートの専有面積は、
従来のものが３μη＋Ｘ１００μＩｎ −３００μ＋ｎ
’であるのに対し、この実施例のものは０．５／１ｕｔ
Ｘ １００ ＝ ５０μｍｌ］２となる。したがって、
ダートの専有面積は１／６程度に縮小する。
トが専有する見かけ上の面積は、ゲートが段差部に形成
されているために、従来のものに比べてきわめて小さく
できる。例えば、ダート長３ノＬＩ＋Ｌ Ｉ ｌ’
）幅１００μｍ、ダート材料である多結晶シリコン膜の
厚さ０．５μｍのトランジスタのダートの専有面積は、
従来のものが３μη＋Ｘ１００μＩｎ −３００μ＋ｎ
’であるのに対し、この実施例のものは０．５／１ｕｔ
Ｘ １００ ＝ ５０μｍｌ］２となる。したがって、
ダートの専有面積は１／６程度に縮小する。
第２図は、この発明の第２の実施例を示す。この実施例
の半導体装置は、前述した第１の実施例の溝を形成する
際と逆のパターン形状すなわち島状の突起１５を半導体
基板ｌに形成して、第１の実施例とほぼ同様な製造方法
で得たものである。
の半導体装置は、前述した第１の実施例の溝を形成する
際と逆のパターン形状すなわち島状の突起１５を半導体
基板ｌに形成して、第１の実施例とほぼ同様な製造方法
で得たものである。
第２図中、６は前記突起１５の側面の段差部に形成され
たダート酸化膜８はダート、９はソース、１０はドレイ
ンであり、第２図には図示してないが、ゲート８．ソー
ス９．ドレイン１０と接続された電極がシリコン酸化膜
上にそれぞれ形成される。
たダート酸化膜８はダート、９はソース、１０はドレイ
ンであり、第２図には図示してないが、ゲート８．ソー
ス９．ドレイン１０と接続された電極がシリコン酸化膜
上にそれぞれ形成される。
以上説明したように、この発明の半導体装置は、半導体
基板に形成したこの基板の表面に対して垂直なまたはこ
れらに近い段差部に、ＭＩＳ型電界効果トランジスタの
ダートを形成し、前記段差部以外の能動領域にソースお
よびドレインを形成したことにより、ダートを自己賢台
で形成することができて、ダート長およびｆ−）専有面
積の縮小が容易にしかも高精度に達成でき、したがって
、半導体集積回路の高集積化、高密度化を実現するのに
大きな効果がある。
基板に形成したこの基板の表面に対して垂直なまたはこ
れらに近い段差部に、ＭＩＳ型電界効果トランジスタの
ダートを形成し、前記段差部以外の能動領域にソースお
よびドレインを形成したことにより、ダートを自己賢台
で形成することができて、ダート長およびｆ−）専有面
積の縮小が容易にしかも高精度に達成でき、したがって
、半導体集積回路の高集積化、高密度化を実現するのに
大きな効果がある。
第１図はこの発明の第１の実施例による半導体装置を製
造する工程を工程順に示す説明図、第２図は同第２の実
施例による半導体装置を示す４ｊ４成説明図である。 ｌ・・・半導体基板、２・・・シリコン酸化族、３・・
・シリコン窒化膜、４・・・溝、４ａ・・・段差部、５
・・・シリコン酸化膜、６・・・ダート酸化膜、７・・
・多結晶シリコン膜、８・・・ダート、９・・・ソース
、１０・・・ドレイン、１１・・・シリコン酸化膜、１
２・・・ダート電極、１３・・・ソース電極、１４・−
・ドレイン電４Ｌｉ５・・・島状の突起。 特許出願人 沖電気工業株式会社 か１図
造する工程を工程順に示す説明図、第２図は同第２の実
施例による半導体装置を示す４ｊ４成説明図である。 ｌ・・・半導体基板、２・・・シリコン酸化族、３・・
・シリコン窒化膜、４・・・溝、４ａ・・・段差部、５
・・・シリコン酸化膜、６・・・ダート酸化膜、７・・
・多結晶シリコン膜、８・・・ダート、９・・・ソース
、１０・・・ドレイン、１１・・・シリコン酸化膜、１
２・・・ダート電極、１３・・・ソース電極、１４・−
・ドレイン電４Ｌｉ５・・・島状の突起。 特許出願人 沖電気工業株式会社 か１図
Claims (2)
- （１）半導体基板に形成したこの基板の表面に対して垂
直なまたはこれに近い段差部に、ＭＩＳ型電界効果トラ
ンソスタのダートを形成し、前記段差部以外の能動領域
にソースおよびドレインを形成したことを特徴とするＭ
ＩＳ型半導体装置。 - （２）段差部に自己整合で形成したダートを有する特許
請求の範囲第１項記載のＭＩＳ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57089865A JPS58207675A (ja) | 1982-05-28 | 1982-05-28 | Ｍｉｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57089865A JPS58207675A (ja) | 1982-05-28 | 1982-05-28 | Ｍｉｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58207675A true JPS58207675A (ja) | 1983-12-03 |
Family
ID=13982667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57089865A Pending JPS58207675A (ja) | 1982-05-28 | 1982-05-28 | Ｍｉｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58207675A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6126261A (ja) * | 1984-07-16 | 1986-02-05 | Nippon Telegr & Teleph Corp <Ntt> | 縦形ｍｏｓ電界効果トランジスタの製造方法 |
| JPS6135554A (ja) * | 1984-07-28 | 1986-02-20 | Nippon Telegr & Teleph Corp <Ntt> | 読出し専用メモリ−およびその製造方法 |
| JPS63177565A (ja) * | 1987-01-19 | 1988-07-21 | Nec Corp | 半導体集積回路装置およびその製造方法 |
| JPS6435957A (en) * | 1987-07-30 | 1989-02-07 | Toshiba Corp | Semiconductor integrated circuit and manufacture thereof |
| JPH0252469A (ja) * | 1988-08-17 | 1990-02-22 | Toshiba Corp | 半導体装置の製造方法 |
| JPH02122569A (ja) * | 1988-10-31 | 1990-05-10 | Nec Corp | 半導体装置 |
| JPH09500241A (ja) * | 1994-06-03 | 1997-01-07 | シリコニックス インコーポレーテッド | セルトレンチの角部にチャンネル阻止手段を備えるトレンチ型ｄｍｏｓトランジスタ |
-
1982
- 1982-05-28 JP JP57089865A patent/JPS58207675A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6126261A (ja) * | 1984-07-16 | 1986-02-05 | Nippon Telegr & Teleph Corp <Ntt> | 縦形ｍｏｓ電界効果トランジスタの製造方法 |
| JPS6135554A (ja) * | 1984-07-28 | 1986-02-20 | Nippon Telegr & Teleph Corp <Ntt> | 読出し専用メモリ−およびその製造方法 |
| JPS63177565A (ja) * | 1987-01-19 | 1988-07-21 | Nec Corp | 半導体集積回路装置およびその製造方法 |
| JPS6435957A (en) * | 1987-07-30 | 1989-02-07 | Toshiba Corp | Semiconductor integrated circuit and manufacture thereof |
| JPH0252469A (ja) * | 1988-08-17 | 1990-02-22 | Toshiba Corp | 半導体装置の製造方法 |
| JPH02122569A (ja) * | 1988-10-31 | 1990-05-10 | Nec Corp | 半導体装置 |
| JPH09500241A (ja) * | 1994-06-03 | 1997-01-07 | シリコニックス インコーポレーテッド | セルトレンチの角部にチャンネル阻止手段を備えるトレンチ型ｄｍｏｓトランジスタ |
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