JPH0252887B2 - - Google Patents
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- JPH0252887B2 JPH0252887B2 JP57078552A JP7855282A JPH0252887B2 JP H0252887 B2 JPH0252887 B2 JP H0252887B2 JP 57078552 A JP57078552 A JP 57078552A JP 7855282 A JP7855282 A JP 7855282A JP H0252887 B2 JPH0252887 B2 JP H0252887B2
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- Japan
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- output
- clock
- circuit
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- unipolar
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Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of DC power input into DC power output
- H02M3/22—Conversion of DC power input into DC power output with intermediate conversion into AC
- H02M3/24—Conversion of DC power input into DC power output with intermediate conversion into AC by static converters
- H02M3/28—Conversion of DC power input into DC power output with intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate AC
- H02M3/325—Conversion of DC power input into DC power output with intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate AC using devices of a triode or a transistor type requiring continuous application of a control signal
- H02M3/335—Conversion of DC power input into DC power output with intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate AC using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only
- H02M3/337—Conversion of DC power input into DC power output with intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate AC using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only in push-pull configuration
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Electronic Switches (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は、ユニポーラ・バイポーラ変換回路
（以下、Ｕ・Ｂ変換回路と称す）に入力するデー
タ及びクロツクが共に断になつた時にＵ・Ｂ変換
回路内のトランスを保護する保護回路に係り、特
に、簡単な回路構成で実装スペースも小さく、消
費電力も少ないＵ・Ｂ変換回路の保護回路に関す
る。
（以下、Ｕ・Ｂ変換回路と称す）に入力するデー
タ及びクロツクが共に断になつた時にＵ・Ｂ変換
回路内のトランスを保護する保護回路に係り、特
に、簡単な回路構成で実装スペースも小さく、消
費電力も少ないＵ・Ｂ変換回路の保護回路に関す
る。
(b) 技術の背景
デイジタル通信の分野において、伝送路上にデ
イジタル信号を送出する際、伝送すべきユニポー
ラ信号をバイポーラ信号に変換して送出する。
イジタル信号を送出する際、伝送すべきユニポー
ラ信号をバイポーラ信号に変換して送出する。
第１図及び第２図を用いて、ユニポーラ信号を
バイポーラ信号に変換するＵ・Ｂ変換回路の一実
施例を説明する。
バイポーラ信号に変換するＵ・Ｂ変換回路の一実
施例を説明する。
第１図は、Ｕ・Ｂ変換回路の一構成例を示す図
である。図において、１はJKタイプのフリツプ
フロツプ（以下FFと称す）、２及び３はナンド回
路、４及び５はノア回路、TR1及びTR2はトラン
ジスタ、D1及びD2はダイオード、Ｔはトランス、
Ｃはコンデンサ、Ｒは抵抗である。
である。図において、１はJKタイプのフリツプ
フロツプ（以下FFと称す）、２及び３はナンド回
路、４及び５はノア回路、TR1及びTR2はトラン
ジスタ、D1及びD2はダイオード、Ｔはトランス、
Ｃはコンデンサ、Ｒは抵抗である。
第２図は、第１図の動作説明図であり、同図ａ
はクロツク、ｂはデータ、ｃはFF１のＱ出力、
ｄはFF１の出力、ｅはナンド回路２の出力、
ｆはナンド回路３の出力、ｇはトランスＴの出力
である。
はクロツク、ｂはデータ、ｃはFF１のＱ出力、
ｄはFF１の出力、ｅはナンド回路２の出力、
ｆはナンド回路３の出力、ｇはトランスＴの出力
である。
第２図ａに示すクロツクがFF１のクロツク端
子に入力し、第２図ｂに示す如くのデータがFF
１のＪ端子及びＫ端子に入力したとする。この場
合、FF１のＱ出力及び出力はそれぞれ、第２
図ｃ及びｄに示す波形として出力される。ナンド
回路２では、データ、FF１のＱ出力及びクロク
を入力して、第２図ｅに示す波形を出力する。ま
たナンド回路３では、データ、FF１の出力及
びクロツクを入力して、第２図ｆに示す波形を出
力する。これらの出力は、それぞれノア回路４及
び５でそれぞれ、極性が反転させられる。そし
て、トランジスタTR1に“１”レベルのパルスが
入力したとき、＋5V−トランスＴ−トランジスタ
TR1−アースの系路で電流i1が流れることによ
り、トランスＴの出力はマイナス（−）極性の
“１”レベルとなる。また、トランジスタTR2に
“１”レベルのパルスが入力したとき、＋５−ト
ランスＴ−トランジスタTR2−アースの系路で電
流i2が流れることにより、トランスＴの出力はプ
ラス（＋）極性の“１”レベルとなる。
子に入力し、第２図ｂに示す如くのデータがFF
１のＪ端子及びＫ端子に入力したとする。この場
合、FF１のＱ出力及び出力はそれぞれ、第２
図ｃ及びｄに示す波形として出力される。ナンド
回路２では、データ、FF１のＱ出力及びクロク
を入力して、第２図ｅに示す波形を出力する。ま
たナンド回路３では、データ、FF１の出力及
びクロツクを入力して、第２図ｆに示す波形を出
力する。これらの出力は、それぞれノア回路４及
び５でそれぞれ、極性が反転させられる。そし
て、トランジスタTR1に“１”レベルのパルスが
入力したとき、＋5V−トランスＴ−トランジスタ
TR1−アースの系路で電流i1が流れることによ
り、トランスＴの出力はマイナス（−）極性の
“１”レベルとなる。また、トランジスタTR2に
“１”レベルのパルスが入力したとき、＋５−ト
ランスＴ−トランジスタTR2−アースの系路で電
流i2が流れることにより、トランスＴの出力はプ
ラス（＋）極性の“１”レベルとなる。
このように、Ｕ・Ｂ変換回路に入力するデータ
の“１”レベルが交互に、“＋１”、“−１”の
データとして出力される。
の“１”レベルが交互に、“＋１”、“−１”の
データとして出力される。
しかしながら、かかるＵ・Ｂ変換回路におい
て、データ及びクロツクが共に断になり、ナンド
ゲート３の出力が、“０”レベルに固定された場
合、トランジスタTR2が、オン状態が持続する。
このため、＋5V−トランスＴ−トランジスタTR2
−アースの系路で大電流が流れ、トランスＴの巻
線が焼きつくことになる。また、FF１のＱ出が
“１”レベル、出力が“０”レベルに固定され
た場合には、トランジスタTR1のオン状態が持続
する。このため、＋5V−トランスＴ−トランジス
タTR2−アースの系路で大電流が流れ、トランス
Ｔの巻線が焼きつくことになる。
て、データ及びクロツクが共に断になり、ナンド
ゲート３の出力が、“０”レベルに固定された場
合、トランジスタTR2が、オン状態が持続する。
このため、＋5V−トランスＴ−トランジスタTR2
−アースの系路で大電流が流れ、トランスＴの巻
線が焼きつくことになる。また、FF１のＱ出が
“１”レベル、出力が“０”レベルに固定され
た場合には、トランジスタTR1のオン状態が持続
する。このため、＋5V−トランスＴ−トランジス
タTR2−アースの系路で大電流が流れ、トランス
Ｔの巻線が焼きつくことになる。
このため、データ及びクロツクが共に断になつ
た場合、トランスＴの巻線が焼きつくのを防止す
るために、Ｕ・Ｂ変換回路においては、保護回路
を設けている。
た場合、トランスＴの巻線が焼きつくのを防止す
るために、Ｕ・Ｂ変換回路においては、保護回路
を設けている。
(c) 従来技術と問題点
第３図及び第４図を用いて、従来の保護回路を
説明する。
説明する。
第３図は、従来の保護回路を持つたＵ・Ｂ変換
回路のブロツク図である。図において、同一番号
を付加したものは同一の回路を示し、６は単安定
マルチバイブレータ（以下、単安定MBと称す）、
７は保護回路である。
回路のブロツク図である。図において、同一番号
を付加したものは同一の回路を示し、６は単安定
マルチバイブレータ（以下、単安定MBと称す）、
７は保護回路である。
第４図は、第３図の動作説明図であり、同図ａ
はクロツク、ｂはデータ、ｃはFF１のＱ出力、
ｄはFF１の出力、ｅはナンド回路２の出力、
ｆはナンド回路３の出力、ｇはトランスＴの出
力、ｈは通常時の単安定MB６の出力、ｉはク
ロツク断時の単安定MB６の出力である。
はクロツク、ｂはデータ、ｃはFF１のＱ出力、
ｄはFF１の出力、ｅはナンド回路２の出力、
ｆはナンド回路３の出力、ｇはトランスＴの出
力、ｈは通常時の単安定MB６の出力、ｉはク
ロツク断時の単安定MB６の出力である。
第４図ａに示すクロツクが入力している時単安
定MB６の出力は第２図ｈに示す如く常に
“０”レベルになるようにして、ナンド回路２，
３の出力パルスが其の侭トランジスタTR1，TR2
に送られるようになつている。
定MB６の出力は第２図ｈに示す如く常に
“０”レベルになるようにして、ナンド回路２，
３の出力パルスが其の侭トランジスタTR1，TR2
に送られるようになつている。
又クロツクが断となり、“１”レベルに固定さ
れると、単安定MB６の出力第２図ｈに示す如
く常に“１”レベルになるようにして、ナンド回
路２，３の出力状態の如何にかかわらず、ノア回
路４，５の出力を“０”レベルとしトランジスタ
TR1，TR2は開の状態に保ち、後で説明する如く
トランジスタTR1，TR2及びトランスＴの焼損す
ることを保護しており、単安定MB６とコンデン
サＣ及び抵抗Ｒで保護回路７を形成している。
れると、単安定MB６の出力第２図ｈに示す如
く常に“１”レベルになるようにして、ナンド回
路２，３の出力状態の如何にかかわらず、ノア回
路４，５の出力を“０”レベルとしトランジスタ
TR1，TR2は開の状態に保ち、後で説明する如く
トランジスタTR1，TR2及びトランスＴの焼損す
ることを保護しており、単安定MB６とコンデン
サＣ及び抵抗Ｒで保護回路７を形成している。
Ｕ・Ｂ変換回路の動作としては、第２図のｂに
示す如きユニポーラの信号が入力すると、FF１
のＱ出力はデータの立下り点で反転し第４図ｃの
如くになり、FF１の出力は、Ｑの出力を反転
したｄに示す如くになり、ナンド回路２の出力は
データとクロツクとFF１のＱ出力が共に“１”
レベルの時第４図ｅに示す如く“０”レベルとな
り、ナンド回路３の出力はデータとクロツク及び
FF１の出力が共に“１”レベルの時第４図ｆ
に示す如く“０”レベルとなる。これ等の出力を
ノア回路４，５を介してトランジスタTR1及び
TR1を開閉すると、トランジスタTR1が閉の時
は、ａの＋5Vの直流電源よりトランスＴの一次
側の巻線の中点より一方の巻線を通りトランジス
タTR2を通りアースに電流i1が流れる。
示す如きユニポーラの信号が入力すると、FF１
のＱ出力はデータの立下り点で反転し第４図ｃの
如くになり、FF１の出力は、Ｑの出力を反転
したｄに示す如くになり、ナンド回路２の出力は
データとクロツクとFF１のＱ出力が共に“１”
レベルの時第４図ｅに示す如く“０”レベルとな
り、ナンド回路３の出力はデータとクロツク及び
FF１の出力が共に“１”レベルの時第４図ｆ
に示す如く“０”レベルとなる。これ等の出力を
ノア回路４，５を介してトランジスタTR1及び
TR1を開閉すると、トランジスタTR1が閉の時
は、ａの＋5Vの直流電源よりトランスＴの一次
側の巻線の中点より一方の巻線を通りトランジス
タTR2を通りアースに電流i1が流れる。
又トランジスタTR2が閉の時はａの＋5Vの直
流電源よりトランスＴの一次側の巻線の中点より
他方の巻線を通りトランジスタTR2を通りアース
に電流i2が流れる。
流電源よりトランスＴの一次側の巻線の中点より
他方の巻線を通りトランジスタTR2を通りアース
に電流i2が流れる。
このことによりトランスＴの出力は第４図ｇに
示す如くになりバイポーラ符号に変換される。
示す如くになりバイポーラ符号に変換される。
今クロツクが断で“１”レベルに固定され、其
の時データも断となり“１”レベルに固定され、
FF１のＱ又は出力が“１”レベルに固定され
ると、ナンド回路２又は３の出力は“０”レベル
に固定され、保護回路７がなければノア回路４又
は５の出力の１方が“１”レベルに固定され、電
流i1又はi2が流れ放しになりトランジスタTR1又
はTR2及びトランスＴを焼損することになるが、
これを保護回路７の出力がクロツク断の時“１”
レベルになるようにしてノア回路４，５の出力を
“０”レベルとして保護している。
の時データも断となり“１”レベルに固定され、
FF１のＱ又は出力が“１”レベルに固定され
ると、ナンド回路２又は３の出力は“０”レベル
に固定され、保護回路７がなければノア回路４又
は５の出力の１方が“１”レベルに固定され、電
流i1又はi2が流れ放しになりトランジスタTR1又
はTR2及びトランスＴを焼損することになるが、
これを保護回路７の出力がクロツク断の時“１”
レベルになるようにしてノア回路４，５の出力を
“０”レベルとして保護している。
しかしこの保護回路７は、抵抗Ｒを介して単安
定MB６に電流を供給するため抵抗Ｒの値は大き
く出来ず、抵抗Ｒと共に時定数を持たせるコンデ
ンサＣの容量が大きくなり、プリント板等に実装
するスペースが大きくなり、又単安定MB６は回
路規模も大きく、単安定MB６は消費電力が大き
い欠点がある。
定MB６に電流を供給するため抵抗Ｒの値は大き
く出来ず、抵抗Ｒと共に時定数を持たせるコンデ
ンサＣの容量が大きくなり、プリント板等に実装
するスペースが大きくなり、又単安定MB６は回
路規模も大きく、単安定MB６は消費電力が大き
い欠点がある。
(d) 発明の目的
本発明の目的は上記の欠点をなくし、簡単な回
路で実装スペースも小さく又消費電力も少ない
Ｕ・Ｂ変換回路の保護回路の提供にある。
路で実装スペースも小さく又消費電力も少ない
Ｕ・Ｂ変換回路の保護回路の提供にある。
(e) 発明の構成
本発明は上記の目的を達成するために、Ｕ・Ｂ
変換部のクロツク入力端子に基底線クランパ回路
を設け、其の出力を、クロツクパルスより時定数
の長い時定数回路と整流器により整流平滑し、ク
ロツクが通常の場合は時定数回路の出力を“１”
とし、断の場合は、“０”とし、この出力をイン
バータ・ゲートにより反転して保護回路としてい
ることを特徴とする。
変換部のクロツク入力端子に基底線クランパ回路
を設け、其の出力を、クロツクパルスより時定数
の長い時定数回路と整流器により整流平滑し、ク
ロツクが通常の場合は時定数回路の出力を“１”
とし、断の場合は、“０”とし、この出力をイン
バータ・ゲートにより反転して保護回路としてい
ることを特徴とする。
(f) 発明の実施例
以下本発明の１実施例につき第５図及び第６図
に従つて説明する。
に従つて説明する。
第５図は本発明の一実施例の保護回路を持つた
Ｕ・Ｂ変換回路のブロツク図、第４図は第５図の
保護回路７′のｂ，ｃ，ｄ，ｅ点の波形のタイム
チヤートでＡはクロツクが通常の場合Ｂはクロツ
ク断の場合を示す。
Ｕ・Ｂ変換回路のブロツク図、第４図は第５図の
保護回路７′のｂ，ｃ，ｄ，ｅ点の波形のタイム
チヤートでＡはクロツクが通常の場合Ｂはクロツ
ク断の場合を示す。
図中第３図と同一機能のものは同一記号で示
す。７′は保護回路、R1，R2は抵抗、D3，D4は
ダイオード、C1，C2はコンデンサ、８はインバ
ータ・ゲートを示す。
す。７′は保護回路、R1，R2は抵抗、D3，D4は
ダイオード、C1，C2はコンデンサ、８はインバ
ータ・ゲートを示す。
動作としては第３図と同じであり、異なる点は
保護回路７′の回路の内容が異つている。
保護回路７′の回路の内容が異つている。
保護回路７′について説明すると、クロツクが
通常の場合はｂ点では通常のクロツク波形であ
り、コンデンサC1、ダイオードD3で基底線クラ
ンパ回路が構成されており、Ｃ点の波形もクロツ
ク波形と同様である。ｄ点の波形は、クロツクパ
ルスより時定数の長い抵抗R2、コンデンサC2よ
りなる時定数回路とダイオードD4により整流平
滑化され“１”レベル連続となり、インバータ・
ゲート８の出力ｅ点では“０”レベル連続とな
る。クロツクが断となりｂ点が“１”レベル連続
となると、基底線クランパ回路出力のｃ点は
“０”レベル連続となり、従つてｄ点も“０”レ
ベル連続となり、インバータ・ゲート８の出力は
“１”レベル連続となり、第３図の場合で説明し
た保護回路７と同一の働きをする。この回路では
抵抗R2は大きく出来るので時定数を持たせるコ
ンデンサC2の大きさは小さく出来る。又この回
路は抵抗、コンデンサ、ダイオード各２個とイン
バータ・ゲート１個で構成されているので消費電
力も小さく、回路規模も小さく、又コンデンサ
C1，C2の容量も小さくLSI化も可能なのでプリン
ト板等へ実装する場合のスペースも小さくてよ
い。尚又インバータ・ゲート８が他のLSI化され
た物に余つているものがある場合は、其れを利用
すれば抵抗、コンデンサ、ダイオードはプリント
板の空き部分に実装することも出来るので、プリ
ント板に実装する場合特に保護回路の実装スペー
スを確保しなくても良い。
通常の場合はｂ点では通常のクロツク波形であ
り、コンデンサC1、ダイオードD3で基底線クラ
ンパ回路が構成されており、Ｃ点の波形もクロツ
ク波形と同様である。ｄ点の波形は、クロツクパ
ルスより時定数の長い抵抗R2、コンデンサC2よ
りなる時定数回路とダイオードD4により整流平
滑化され“１”レベル連続となり、インバータ・
ゲート８の出力ｅ点では“０”レベル連続とな
る。クロツクが断となりｂ点が“１”レベル連続
となると、基底線クランパ回路出力のｃ点は
“０”レベル連続となり、従つてｄ点も“０”レ
ベル連続となり、インバータ・ゲート８の出力は
“１”レベル連続となり、第３図の場合で説明し
た保護回路７と同一の働きをする。この回路では
抵抗R2は大きく出来るので時定数を持たせるコ
ンデンサC2の大きさは小さく出来る。又この回
路は抵抗、コンデンサ、ダイオード各２個とイン
バータ・ゲート１個で構成されているので消費電
力も小さく、回路規模も小さく、又コンデンサ
C1，C2の容量も小さくLSI化も可能なのでプリン
ト板等へ実装する場合のスペースも小さくてよ
い。尚又インバータ・ゲート８が他のLSI化され
た物に余つているものがある場合は、其れを利用
すれば抵抗、コンデンサ、ダイオードはプリント
板の空き部分に実装することも出来るので、プリ
ント板に実装する場合特に保護回路の実装スペー
スを確保しなくても良い。
(g) 発明の効果
以上詳細に説明せる如く、本発明によれば簡単
な回路で、実装スペースも小さく、又消費電力も
小さい保護回路が得られる効果がある。
な回路で、実装スペースも小さく、又消費電力も
小さい保護回路が得られる効果がある。
第１図はＵ・Ｂ変換回路の一構成例を示す図、
第２図は第１図の動作説明図、第３図は従来の保
護回路を持つたユニポーラ・バイポーラ変換回路
のブロツク図、第４図は第３図の各部の波形のタ
イムチヤート、第５図は本発明の実施例の保護回
路を持つたユニポーラ・バイポーラ変換部の回路
のブロツク図、第６図は第５図の保護回路７′の
ｂ，ｃ，ｄ，ｅ点の波形のタイムチヤートであ
る。 図中１はJKタイプFF、２，３はNAND回路、
４，５はNOR回路、６は単安定マルチバイブレ
ータ、７，７′は保護回路、TR1，TR2はトラン
ジスタ、D1〜D4はダイオード、Ｔはトランス、
Ｃ，C1，C2はコンデンサ、Ｒ，R1，R2は抵抗、
８はインバータ・ゲートを示す。
第２図は第１図の動作説明図、第３図は従来の保
護回路を持つたユニポーラ・バイポーラ変換回路
のブロツク図、第４図は第３図の各部の波形のタ
イムチヤート、第５図は本発明の実施例の保護回
路を持つたユニポーラ・バイポーラ変換部の回路
のブロツク図、第６図は第５図の保護回路７′の
ｂ，ｃ，ｄ，ｅ点の波形のタイムチヤートであ
る。 図中１はJKタイプFF、２，３はNAND回路、
４，５はNOR回路、６は単安定マルチバイブレ
ータ、７，７′は保護回路、TR1，TR2はトラン
ジスタ、D1〜D4はダイオード、Ｔはトランス、
Ｃ，C1，C2はコンデンサ、Ｒ，R1，R2は抵抗、
８はインバータ・ゲートを示す。
Claims (1)
- １ ユニポーラ信号及びクロツク入力時に、該ク
ロツクにしたがつて、該ユニポーラ信号をバイポ
ーラ信号に変換し、該ユニポーラ信号及び該クロ
ツク入力が断になつたとき、出力が正極性又は負
極性に固定されるユニポーラ・バイポーラ変換回
路で、該ユニポーラ信号及びクロツク入力が断に
なつたとき、該ユニポーラ・バイポーラ変換回路
の出力を“０”レベルに固定する保護回路におい
て、該ユニポーラ・バイポーラ変換回路のクロツ
クの入力端子から、第１の容量及び第１のダイオ
ードを介してインバータに接続し、かつ該第１の
容量の該クロツクの入力端子に接続される側に第
１の抵抗を設けて接地するとともに、該第１の容
量の他方に第２のダイオードを設けて接地し、該
第１のダイオードと該インバータ間に第２の抵
抗、第２の容量を設けてそれぞれ接地して構成
し、該インバータの出力により、該ユニポーラ信
号及びクロツク入力断時に該ユニポーラ・バイポ
ーラ変換回路の出力を“０”レベルに固定するこ
とを特徴とするユニポーラ・バイポーラ変換回路
の保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57078552A JPS58195315A (ja) | 1982-05-11 | 1982-05-11 | ユニポ−ラ・バイポ−ラ変換回路の保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57078552A JPS58195315A (ja) | 1982-05-11 | 1982-05-11 | ユニポ−ラ・バイポ−ラ変換回路の保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58195315A JPS58195315A (ja) | 1983-11-14 |
| JPH0252887B2 true JPH0252887B2 (ja) | 1990-11-15 |
Family
ID=13665077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57078552A Granted JPS58195315A (ja) | 1982-05-11 | 1982-05-11 | ユニポ−ラ・バイポ−ラ変換回路の保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58195315A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07118653B2 (ja) * | 1987-11-20 | 1995-12-18 | 富士通株式会社 | ユニポーラ／バイポーラ変換回路 |
-
1982
- 1982-05-11 JP JP57078552A patent/JPS58195315A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58195315A (ja) | 1983-11-14 |
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