JPH025295A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術　　　　　　　（第５〜７図）発明が解決し
ようとする課題 課題を解決するための手段 作用 実施例 （１）本発明の第１実施例　（第１．２図）（２）本発
明の第２実施例　（第３図）（３）本発明の第３実施例
　（第４図）発明の効果 〔概要〕 半導体記憶装置に関し、 データ処理の高速性を維持しつつ、書込動作終７後の出
力グリソジ杏防止することのできる多ビット構成の半導
体記憶装置を提供することを目的とし、 ワード線とビット線によって選択可能な多数のバイポー
ラ型のメモリセルを格子状に配置し、各ビット線にデー
タの書込み／読出しを制御する制御トランジスタを介挿
し、該制御トランジスタは、データをメモリセルに書込
むとき該メモリセルに接続される選択されたビット線対
の電位を制御するものであって、データを書込むとき、
所定の書込回路により前記制御トランジスタの入力レベ
ルを読出し時の電位に比べて一方を高レベルとし、他方
を低レベルとする半導体記憶装置において、前記書込回
路は、書込動作の終了前における所定のタイミングで前
記高レベルに設定された一方の入力レベルを読出し時の
電位に戻すように構成する。

〔産業上の利用分野〕

本発明は、半導体記憶装置に係り、詳しくはバイポーラ
ＲＡＭに適用され、書込回路の改良を図った半導体記憶
装置に関する。

バイポーラＲＡＭは高速動作するため、大型計算機のバ
ッファ装置などに利用されているが、近年増々高速化・
大容量化が要求されている。このため、最新のリソグラ
フィー技術等を用いて素子の微細化が進められているが
、回路的にもＲＡＭと周辺ロジック部とを同一チップに
搭載する等の対策が採られている。また、システムの高
速化を図るためには一度に大量のデータを処理する必要
があるため、メモリの構成を多ビット化することも必要
である。

〔従来の技術〕

従来のバイポーラＲＡＭとしては、例えば第５図に示す
ようなものが知られている。第５図はバイポーラＲＡＭ
のセルの周辺を示す回路図であり、この図において、１
ａ、１ｂ、２ａ１２ｂはワード線、３ａ、３ｂ、４ａ、
４ｂはビット線である。

なお、このようなワード線対およびビット線対は多数設
けられているが、第５図では２対ずつを示している。

ワード線１ａ、■ｂ、２ａ、２ｂおよびビット線３ａ、
３ｂ、４ａ、４ｂによって区画される格子状の部分には
メモリセル５〜８が配置されており、そのうち１つのメ
モリセル５についてのみ回路が示されている。メモリセ
ル５は現在主流となっているダイオードクランプ形マル
チエミッタメモリセルと称されるもので、トランジスタ
９．１０、ショットキーバリアダイオード１１．１２お
よび抵抗１３．１４により構成される。メモリセル５は
ワード線１ａの電位によって行方向の選択、非選択が行
われ、例えば−〇、８■で選択、−１，７Ｖで非選択と
なるようなレベルに設定される。

一方、列方向の選択はビット線選択信号Ｂ１がトランジ
スタ１５．１６のベースに印加されると行われ、これに
より、電流源１７．１８がビットｖＡ３　ａ　。

３ｂにそれぞれ接続される。なお、電流源１７．１８は
電源ｖ□に接続され、Ｖｔｔ＝　　５．２　Ｖ、ＧＮＤ
＝０■である。非選択のビット線４ａ、４ｂにも同様に
トランジスタ１９．２０が介挿され、ビット線選択信号
Ｂ２が印加可能になっている。

読出し時には書込回路２１から中間レベル（例えば−１
，２ｖで読出し時の電位に相当する）の電圧がＲ／Ｗ）
ランリスタ（読み出し／書込み制御用トランジスタ）２
２．２３のベースに印加される。いま、メモリセル５の
トランジスタ１０がオン、トランジスタ９がオフしてい
る場合、トランジスタ１０とＲ／Ｗ）ランリスタ２２お
よびトランジスタ９とＲ／Ｗ）ランリスタ２３とでそれ
ぞれＥＣＬ回路を構成し、ベース電位の最も高いトラン
ジスタに電流が流れるから、電流ａｌＸ１７による電流
源電流ＩＲいはトランジスタ１０から流れ、−万雷流源
１８による電流源電流１１Ｗ′はＲ／Ｗ）ランリスタ２
３から流れる。トランジスタ１５の記憶内容の検出は抵
抗２４．２５の電位ドロップに基づいて行われる。すな
わち、トランジスタ１０がオン、トランジスタ９がオフ
している上述の例であれば、抵抗２４には電位ドロップ
が発生しないが、抵抗２５には抵抗値ＸＩＩＩＷ′なる
電位ドロップが発生する。この電圧はセンス増幅器２６
により増幅され、読出しデータとして取り出される。

次に、書込み時には一方のＲ／Ｗｌ−ランリスタ２２の
ベース電位を中間レベルから高レベルに移し、他方のＲ
／Ｗトランジスタ２３のベース電位を低レベルに設定す
ることで書込み動作が可能となる。

この設定によりＲ／Ｗ）ランリスタ２３よりトランジス
タ９０ベース電位の方が高くなるので、Ｒ／Ｗトランジ
スタ２３に流れていた電流源電流１＋ｉｗがトランジス
タ９に切り換わる。したがって、トランジスタ９のコレ
クタ電位が引き下げられ、トランジスタ１０はオンから
オフ状態に変化する。その後、Ｒ／Ｗｌ−ランリスタ２
２．２３のベース電位を読出しレベル（中間レベル）に
戻しても、トランジスタ９．１０のベースのコレクタが
交差接続されているので、新しい情報が保持され、書込
み動作が完了する。なお、他のビット線４ａ、４ｂに連
なるメモリセル６．８等についても同様の動作が行われ
、ピッｌ−４ｉ１４ａ、４ｂにはＲ／Ｗ）ランリスタ２
７．２８がそれぞれ介挿されている。

ここで、２５６ビツｌ−のＲＡＭを単位として考えた場
合、Ｘ：Ｙ（７）比は２５６ｘｌのときは１６Ｘ１６．
２５６Ｘ４のときは３２Ｘ　８．２５６　Ｘ　８以上に
なると６４×４という構成になる。この場合、ビット線
にはＸの数だけメモリセルのエミッタが接続されること
になり、Ｒ／Ｗｌ−ランリスタの負荷は多ビツト構成に
なる程大きくなる。一方、書込回路２１の出力はＲ／Ｗ
ｌ−ランリスタのベースが負荷となるので、多ビツト構
成になる程小さくなる。

第６図は書込回路２１の一例を示す図である。この図に
おいて、書込回路２１はトランジスタ３１〜３７、電流
源３８〜４１および抵抗４２〜４４により構成され、使
用される信号Ｗ、Ｄ、Ｄ、Ｖｒｅｆの電位レベルは第７
図（ａ）のようになっている。

読出し時にライトイネイブル信号ＷがＷ−“Ｈ”に設定
されると、エミッタが共通接続された３つのトランジス
タ３３〜３５のうちトランジスタ３５のみがオンして電
流源４０による電流は抵抗４２からトランジスタ３５を
通って流れる一方、電流源４１による電流はトランジス
タ３６を通って流れる。このため、抵抗４３．４４には
電位ドロップが生せず、したがって、同一レベル（中間
レベルに相当）の電位がエミフタホロクのトランジスタ
３１．３２を介し２つの出力としてそれぞれ取り出され
、前述したＲ／Ｗトランジスタ２２．２３にそれぞれ供
給される。このとき、書込回路２１の出力波形は第７図
（ｂ）のように示され、中間レベルとなる。

一方、書込み時はデータ信号り、Ｄに所定のデータに対
応するレベルが加えられ、Ｗ＝“Ｌ”に設定される。こ
のため、書込みのデータ信号Ｄ、Ｄに従ってトランジス
タ３３．３４の何れがオンとなる。例えば、第７図（ａ
）のようにＤが低レベル、Ｄが高レベルの場合であれば
、トランジスタ３４がオン、トランジスタ３３がオフし
て電流源４０による電流は抵抗４２、抵抗４４を介しト
ランジスタ３４を通して流れる。一方、電流源４１によ
る電流はトランジスタ３７がオンするため、このトラン
ジスタ３７を通して流れる。したがって、抵抗４３．４
４の間に電位差が生じ、これがそれぞれトランジスタ３
１．３２を介して出力として取り出され、その出力レベ
ルは第７図（ｂ）のように示され、一方の出力信号は中
間レベルに対して高レベル（例えば、−１，ＯＶ）、他
方の出力信号は中間レベル（−１，２Ｖ）に対して低レ
ベル（例えば、−１，８Ｖ）となる。

そして、このようにレベルの異なる出力信号が第５図に
示すＲ／Ｗトランジスタ２２．２３のベースに印加され
、前述した書込動作が行われる。

〔発明が解決しようとする課題〕

しかしながら、このような従来のバイポーラＲＡＭにあ
っては、書込回路の出力レベルが書込みレベルから読出
しレベル（中間レベル）に戻るときに、メモリセルが多
ビツト構成（例えばＸ：Ｙ＝６４Ｘ４のとき）であれば
、書込回路の出力側につく負荷は４個であるが、Ｒ／Ｗ
１ランジスタのエミッタ側につく負荷が６４個となって
両者の負荷がアンバランスとなる。このため、Ｒ／Ｗト
ランジスタのベース電位の下がり方に対して、エミッタ
電位の下がり方が遅くなり、−時的にＲ／Ｗ）ランリス
タがカットオフされてコレクタ電流が減少する。この場
合、ＲＡＭの出力はこのＲ／Ｗｌ−ランリスタのコレク
タ電流を検出しているので、上記カットオフの時間幅だ
け出力波形にグリッジを生ずるという問題点があった。

ここに、グリッジとは出力波形にいわゆるヒゲが突出し
て、これがスレシホールドレベルを越える等してノイズ
となることであり、例えば本来的には“Ｌ”の出力であ
るにも拘らず一時的に“１■”の論理が現れるという不
具合が生じる。

なお、多ビツト構成であっても、例えば６４　Ｘ　６４
のようにＸ：Ｙが等しくいわゆる正方形に近いよっなセ
ル配列であれば、上記再負荷のアンバランスが生せず、
グリッジの発生には到らない。したがって、セルの配列
を長方形のようにしたときグリッジの問題が顕著なもの
となる。これを解決するためには、例えばデータの処理
タイム（サイクルタイム）を長くすることも考えられる
が、これでは近時の高速性の要求に反することとなり、
妥当でない。

そこで本発明は、データ処理の高速性を維持しつつ、壽
込動作終了後の出力グリッジを防止することのできる多
ビツト構成の半導体記憶装置を提供することを目的とし
ている。

〔課題を解決するための手段〕

本発明による半導体記憶装置は上記目的達成のため、ワ
ード線とビット線によって選択可能な多数のバイポーラ
型のメモリセルを格子状に配置し、各ビット線にデータ
の書込み／読出しを制御する制御トランジスタを介挿し
、該制御トランジスタは、データをメモリセルに書込む
とき該メモリセルに接続される選択されたビット線対の
電位を制御するものであって、データを書込むとき、所
定のＶ込回路により前記制御トランジスタの入力レベル
を読出し時の電位に比べて一方を高レベルとし、他方を
低レベルとする半導体記憶装置において、前記書込回路
は、書込動作の終了前における所定のタイミングで前記
高レベルに設定された一方の人力レベルを読出し時の電
位に戻すように構成されている。

〔作用〕

本発明では、書込動作の終了前における所定タイミング
で書込回路の出力信号のうち高レベルに設定された１つ
が読出し時の電位に戻されてビット線対に介挿された制
御トランジスタ（Ｒ／Ｗトランジスタ）に供給される。

したがって、書込み動作終了時に一時的にＲ／Ｗトラン
ジスタがオフ状態になることがなく、データ出力波形の
グリッジが有効に防止される。

〔実施例〕

・以下、本発明を図面に基づいて説明する。

第１．２図は本発明に係る半導体記憶装置の１実施例を
示す図である。本発明はバイポーラＲＡＭに適用される
ものであるが、ＲＡＭ周辺回路のうち本実施例では書込
回路に特徴があるため、書込回路について十分に開示し
、その他の構成は第５図に示した従来例と同様であるた
め、省略する。

第１図はバイポーラＲＡＭに適用される書込回路を示す
回路図であり、この図において、書込回路５０はトラン
ジスタ５１〜５６、抵抗５７〜５９、電流源６０〜６１
、遅延回路６２およびインバータ６３によす構成される
。トランジスタ５１．５２のベースにはデータ信号り、
Ｄがそれぞれ供給され、トランジスタ５１〜５３の各エ
ミッタは共通接続されてＥＣＬ回路を構成して電流源６
０に接続、トランジスタ５１．５２の各コレクタ側から
出力が取り出される。また、トランジスタ５４〜５６の
各エミッタも同様に共通接続されてＥＣＬ回路を構成し
て電流源６１に接続され、トランジスタ５３．５４のベ
ースにはライトイネイブル信号Ｗが、トランジスタ５５
のベースには基準電圧Ｖｒｅ（が、さらにトランジスタ
５６のベースには遅延回路６２およびインバータ６３を
介してライトイネイブル信号Ｗが供給される。遅延回路
６２はライトイネイブル信号Ｗを所定時間だけ遅延させ
て次段に伝達するもので、遅延時間は予め適切な値（グ
リッジを生じない値）に設定され、これは実験等により
求められる。各信号り、Ｄ、Ｗ、Ｖｒｅｆの電位関係は
第７図（ａ）に示すものと同様である。

なお、本実施例ではトランジスタ５１．５２のコレクタ
電流をそのまま出力として取り出しているが、この後に
従来例と同様に１段のエミッタホロワ増幅器を介挿して
外部に取り出すようにしてもよい。

以上の構成において、読出し時にライトイネイブル信号
ＷをＷ＝″Ｈ″にすると、トランジスタ５３がオンして
電流源６０による電流■、はトランジスタ５３のみを通
り、オフ状態にあるトランジスタ５１．５２を通らない
ため、抵抗５８．５９に電位ドロップが生ぜず、出力の
レベルは従来例と同様に何れも中間レベルとして出力さ
れる。また、同時にＷ＝″Ｈ”によりトランジスタ５４
がオンして電流源６１による電流Ｉ２はトランジスタ５
４を通って流れる。これにより、抵抗５７にはＩｌ　＋
Ｉ２なる電流が流れることになる。なお、トランジスタ
５６のベースにはインバータ６３を介してＷ−“Ｌ”の
信号が供給されるため、トランジスタ５６はオフとなっ
ている。したがって、以後、従来例と同様にメモリセル
からのデータ読出しが行われる。

次に、書込み時にライトイネイブル信号ＷをＷ−Ｌ″に
すると、直ちにトランジスタ５３がオフとなり、データ
信号り、Ｄのレベルに従ってトランジスタ５１．５２の
何れかがオンとなる。

例えば、Ｄが低レベル、Ｄが高レベルの場合であれば、
トランジスタ５２がオン、トランジスタ５１がオフとな
り、電流源６０による電流１．は抵抗５７、抵抗５９を
介しトランジスタ５２を通して流れる。このとき、Ｗ＝
“Ｌ”になった直後から遅延回路６２によって決まる所
定の遅延時間の間はトランジスタ５６のベースに１１”
レベルが印加されないため、トランジスタ５５のみがオ
ンとなり電流源６１の電流Ｉ２はＧＮＤ　（グランド）
から流れて抵抗５７を通過しない。したがって、書込み
動作の初期（書込開始から遅延時間の間を指す。以下、
書込初期という）では抵抗５７には電流■、のみが流れ
、その電圧ドロップは １、ＸＲ。

但し、Ｒ１：抵抗５７の抵抗値 という値になる。その結果、第２図に書込回路５０の出
力波形を示すように、一方の出力電圧は書込初期では中
間レベルに対してＩ、ＸＲ，という値だけ高い高レベル
になり、他方の出力電圧は低レベルとなる。

次いで、上記遅延時間が経過すると（以下、書込後期と
いう）、ライトイネイブル信号Ｗがインバータ６３によ
り反転されＷ＝“Ｈ”の状態でトランジスタ５６のベー
スに印加される。このとき、“Ｈ”＞Ｖｒｅｆの関係に
あるから、トランジスタ５５がオフすると同時にトラン
ジスタ５６がオンして抵抗５７を電流Ｉ２が流れるよう
になり、抵抗５７の電圧ドロップは（１，＋Ｉ、）ｘＲ
，となる。したがって、抵抗５７の電圧ドロップが読出
し時と同様になり、一方の出力電圧のみは第２図に示す
ように中間レベル（読出しレベル）に低下する。その後
、ライトイネイブル信号Ｗが”Ｈ”レベルに復帰すると
、両方の出力信号が共に再び中間レベルとなる。

以上のことから、本実施例では、仮にセル配列がＸ　：
　Ｙ＝６４Ｘ　４のような長方形の多ビツト構成であっ
ても、書込後期になると直ちにＲ／Ｗトランジスタのベ
ース電位が下げられることとなるので、書込み動作終了
時にＲ／Ｗトランジスタがオフすることがなく、出力波
形のグリッジが有効に防止される。したがって、サイク
ルタイムを長くする必要は全くなく、データ処理の高速
化の要求を満たしつつ、多ビット化の要請に答えること
ができる。

第３図は本発明に係る半導体記憶装置の第２実施例を示
す図であり、書込回路７０を示している。

第３図において、書込回路７０はトランジスタ７１〜７
６、抵抗７７〜８０、電流源８１．８２、ダイオード８
３．８４、遅延回路８５およびインバータ８６により構
成され、第１実施例同様の各信号は図示の位置に供給さ
れる。書込み時にＷ＝“Ｌ”になると、書込初期は、ま
ず、］・ランジスタフ５がオフして１−ランジスタフ４
．７６がデータ信号り、Ｄに従ってそれぞれオン、オフ
し、電流源８２による電流Ｉ、が流れる。

このとき、同時にトランジスタ７３がオフ、トランジス
タ７１がオンとなり、電流源８１による電流Ｉ２はｌ・
ランジスタフ１を通して流れる。したがって、トランジ
スタ７４あるいはトランジスタ７５のオンに伴う電流■
１は抵抗７８あるいは抵抗７９を流れるが、電流■２は
これらの抵抗７８．７９を流れない。次いで、書込後期
になると、インバータ８６から“Ｈ”レベルの信号が出
力されてトランジスタ７２のベースに印加されるため、
電流■２がトランジスタ７２を通して流れることとなり
、このとき該電流■２は抵抗７８およびダイオード８３
を介するルートと抵抗７９およびダイオード８４を介す
るルートの２つに分流して流れる。したがって、第１実
施例の場合と同様に抵抗７８あるいは抵抗７９を流れる
電流は何れか１つくトランジスタ７４、トランジスタ７
５のうちオン状態にあるものに対応する）が（ＩＩ　　
＋１２）となるため、第２図の波形と同様になる。その
結果、第１実施例と同様の効果が得られる。

第４図は本発明に係る半導体記憶装置の第３実施例を示
す図であり、書込回路９０を示している。

第４図に示す書込回路９０において、第１図に示した回
路素子と同一構成部分には同一番号を符して示し、配置
等が異なる部分には新たな番号を符して説明する。書込
回路９０は、異なる部分としてトランジスタ９１．９２
、ダイオード９３．９４、電流源９５、遅延回路９６お
よびインバータ９７を含んで構成され、第１実施例同様
の各信号は図示の位置に供給される。書込初期にＷ＝“
Ｌ”になると、トランジスタ５３がオフしデータ信号り
、Ｄのレベルに従って１−ランリスタ５１．５２の何れ
かがオンとなり電流１１が抵抗５７を通して流れる。こ
のとき、同時に１−ランリスタ５５がオンとなり、電流
Ｉ２が流れる。また、トランジスタ９１は遅延回路９６
があるため、直ちにオンとならず、電流源９５による電
流Ｉ、はトランジスタ９２がオンとなって流れている。

次いで、書込後期になると、遅延回路９６の出力が“Ｈ
″に反転してトランジスタ９１がオン、トランジスタ９
２がオフとなり、電流■３はトランジスタ９１を通して
流れるようになる。このため、トランジスタ５１又はト
ランジスタ５２のうち何れか高い方の電位がダイオード
９３又は９４を介してトランジスタ９１から抜けるよう
になり、結局、電流Ｉ、が抵抗５７を流れて■、に加算
されることとなる。したがって、書込回路９０の出力波
形は第２図に示した場合と同様になり、前記実施例と同
様の効果を得ることができる。

〔効果〕

本発明によれば、サイクルタイムを長くすることなく書
込動作終了後の出力グリフジを防止することができ、デ
ータ処理の高速性を維持しつつ、多ビツト構成のバイポ
ーラＲＡＭを得ることができる。

【図面の簡単な説明】

第１．２は本発明に係る半導体記憶装置の第１実施例を
示す図であり、 第１図はその書込回路の回路図、 第２図はその書込回路の出力波形を示す図、第３図は本
発明に係る半導体記憶装置の第２実施例を示すその書込
回路の回路図、 第４図は本発明に係る半導体記憶装置の第３実施例を示
すその書込回路の回路図、 第５〜７図は従来のバイポーラＲＡＭを示す図であり、 第５図はその要部回路図、 第６図はその書込回路の回路図、 第７図（ａ）（ｂ）はその書込回路の作用を説明する信
号波形図である。 ｌａ、ｌｂ、２ａ　、　　２ｂ−−−−・−ワード線、
３　ａｓ　　３　ｂｘ　　４　ａ１４　ｂ””・・ビッ
ト線、５〜８・・・・・・メモリセル、 ２１・・・・・・書込回路、 ２２．２３．２７．２８・・・・・・Ｒ／Ｗトランジス
タ（制御トランジスタ）、 ５０．７０．９０・・・・・・書込回路、５１〜５６．
７１〜７６．９１〜９２・・・・・・トランジスタ、５
７〜５９．７７〜８０・・・・・・抵抗、６０．６１．
８１．８２．９５・・・・・・電流源、６２．８５．９
６・・・・・・遅延回路、６３．８６．９７・・・・・
・インバータ。 第１　ｖ）ｊ４ｊの害込回路の二が及形Σ示７囚第２図 ンレｒミ来ＱＪｔＬさ＞ｒＡゴ５１シー（リイロ巨１１
ゴ菟説し目で１シイ場シさｆヲ＊−Ｗ≧Ｃ配置第７図

Claims (1)

1. 【特許請求の範囲】 ワード線とビット線によって選択可能な多数のバイポー
   ラ型のメモリセルを格子状に配置し、各ビット線にデー
   タの書込み／読出しを制御する制御トランジスタを介挿
   し、 該制御トランジスタは、データをメモリセルに書込むと
   き該メモリセルに接続される選択されたビット線対の電
   位を制御するものであって、データを書込むとき、所定
   の書込回路により前記制御トランジスタの入力レベルを
   読出し時の電位に比べて一方を高レベルとし、他方を低
   レベルとする半導体記憶装置において、 前記書込回路は、書込動作の終了前における所定のタイ
   ミングで前記高レベルに設定された一方の入力レベルを
   読出し時の電位に戻すように構成されていることを特徴
   とする半導体記憶装置。