JPH0381239B2 - - Google Patents
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- JPH0381239B2 JPH0381239B2 JP60086794A JP8679485A JPH0381239B2 JP H0381239 B2 JPH0381239 B2 JP H0381239B2 JP 60086794 A JP60086794 A JP 60086794A JP 8679485 A JP8679485 A JP 8679485A JP H0381239 B2 JPH0381239 B2 JP H0381239B2
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- digit line
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体メモリに関し、特に飽和形メ
モリ・セルに対し高速書き込みが可能な半導体メ
モリに関するものである。
モリ・セルに対し高速書き込みが可能な半導体メ
モリに関するものである。
周知のように、バイポーラICは、飽和形と非
飽和形に大別され、このうち飽和形回路では論理
“０”と“１”を飽和と遮断の状態に切り替えて
動作させるので、常に活性領域で動作する非飽和
形回路に比べると、消費電力が少なくてすむが、
トランジスタが飽和状態から遮断状態に移るとき
に、少数キヤリアの蓄積効果があるため、余分な
時間遅れを生ずる。
飽和形に大別され、このうち飽和形回路では論理
“０”と“１”を飽和と遮断の状態に切り替えて
動作させるので、常に活性領域で動作する非飽和
形回路に比べると、消費電力が少なくてすむが、
トランジスタが飽和状態から遮断状態に移るとき
に、少数キヤリアの蓄積効果があるため、余分な
時間遅れを生ずる。
第８図は、周知の飽和形メモリ・セルに、従来
より用いられてきた読出・書込回路（1977年
ISSCC DIGEST PP78〜79参照）を組み合わせ
て構成したバイポーラ・メモリの主要部を示して
いる。
より用いられてきた読出・書込回路（1977年
ISSCC DIGEST PP78〜79参照）を組み合わせ
て構成したバイポーラ・メモリの主要部を示して
いる。
第８図において、例えばメモリ・セルMC11を
選択するため選択信号VX1，VY1を高レベルにす
ると、読み出し電流IR0，IR1がトランジスタQ5，
Q6をを経てデイジツト線D10，D11に流れる。こ
のときメモリ・セルMC11のトランジスタQ1がオ
ン状態であると、読み出し電流I′R1はトランジス
タQ1のエミツタからデイジツト線D11に流れるの
に対し、読み出し電流I′R0はセンス回路の抵抗
RA、トランジスタQA、および基準電圧レベル
VREFにより動作するトランジスタQ3を経由して
デイジツト線D10に流れる。したがつて、トラン
ジスタQ3，Q4のどちらに電流が流れるかにより、
抵抗RA，RBの電圧が出力回路に送られて、記憶
情報“１”または“０”が読み出される。
選択するため選択信号VX1，VY1を高レベルにす
ると、読み出し電流IR0，IR1がトランジスタQ5，
Q6をを経てデイジツト線D10，D11に流れる。こ
のときメモリ・セルMC11のトランジスタQ1がオ
ン状態であると、読み出し電流I′R1はトランジス
タQ1のエミツタからデイジツト線D11に流れるの
に対し、読み出し電流I′R0はセンス回路の抵抗
RA、トランジスタQA、および基準電圧レベル
VREFにより動作するトランジスタQ3を経由して
デイジツト線D10に流れる。したがつて、トラン
ジスタQ3，Q4のどちらに電流が流れるかにより、
抵抗RA，RBの電圧が出力回路に送られて、記憶
情報“１”または“０”が読み出される。
一方、メモリ・セルMC11の記憶情報を反転さ
せるため、トランジスタQ0をオン状態、トラン
ジスタQ1をオフ状態にするときには、トランジ
スタQ3のベースに印加されている基準電圧レベ
ルVREFを下げ、トランジスタQ0のエミツタより
デイジツト線D10に電流I′R0を流すとともに、トラ
ンジスタQ4のベースに印加されている基準電圧
レベルVREFを読み出し時のレベルに保持する。
せるため、トランジスタQ0をオン状態、トラン
ジスタQ1をオフ状態にするときには、トランジ
スタQ3のベースに印加されている基準電圧レベ
ルVREFを下げ、トランジスタQ0のエミツタより
デイジツト線D10に電流I′R0を流すとともに、トラ
ンジスタQ4のベースに印加されている基準電圧
レベルVREFを読み出し時のレベルに保持する。
従来、書き込み動作を助けるために、トランジ
スタQ4のベースに印加される基準電圧レベル
VREFを読み出し時より上げてやり、トランジスタ
Q1のエミツタからの電流を積極的に切断する方
法を用いているが、高速書き込みの効果はそれほ
ど上らない。
スタQ4のベースに印加される基準電圧レベル
VREFを読み出し時より上げてやり、トランジスタ
Q1のエミツタからの電流を積極的に切断する方
法を用いているが、高速書き込みの効果はそれほ
ど上らない。
第８図に示すバイポーラ・メモリは、小面積で
構成され、かつ読み出し時のアクセス時間が比較
的速いが、書き込み時間は読み出し時の数倍もか
かる。例えば、読み出し時間が10nSであるのに
対し、書き込み時間は20〜30nSとなるので、問
題になつている。
構成され、かつ読み出し時のアクセス時間が比較
的速いが、書き込み時間は読み出し時の数倍もか
かる。例えば、読み出し時間が10nSであるのに
対し、書き込み時間は20〜30nSとなるので、問
題になつている。
このような問題は、第８図に示すメモリのみな
らず、従来より多用されているダイオード・クラ
ンプ形のメモリ・セルにおいても生じており、飽
和を深くして使用する場合には、飽和回復のため
の時間、つまりトランジスタの飽和状態から遮断
状態に移るときに、少数キヤリアの蓄積を抜き取
るための時間が必要となり、書き込み時間が長く
なるという欠点を有している。特に、読み出し電
流IRと保持電流ISTとの比が大きく、かつ大電流の
場合に、書き込み時間の増大がが著しい。
らず、従来より多用されているダイオード・クラ
ンプ形のメモリ・セルにおいても生じており、飽
和を深くして使用する場合には、飽和回復のため
の時間、つまりトランジスタの飽和状態から遮断
状態に移るときに、少数キヤリアの蓄積を抜き取
るための時間が必要となり、書き込み時間が長く
なるという欠点を有している。特に、読み出し電
流IRと保持電流ISTとの比が大きく、かつ大電流の
場合に、書き込み時間の増大がが著しい。
本発明の目的は、このような従来の問題を解決
するため、飽和形メモリ・セルを使用した場合に
も、読み出し時とほぼ同じ速度で情報の高速書き
込みを行うことができ、かつ安定して動作させる
ことができる半導体メモリを提供することにあ
る。
するため、飽和形メモリ・セルを使用した場合に
も、読み出し時とほぼ同じ速度で情報の高速書き
込みを行うことができ、かつ安定して動作させる
ことができる半導体メモリを提供することにあ
る。
本発明の半導体メモリは、基準電圧レベルを制
御して、両側あるいは片側のデイジツト線に電流
を流すことにより、メモリ・セルの記憶情報の読
み出し、または書き込みを行う半導体メモリにお
いて、メモリ・マトリクスの各デイジツト線ごと
に読み出し時にデイジツト線に電流を流す第１の
電流源と、書き込み時にデイジツト線に単独で、
あるいは上記第１の電流源とともに電流を流す第
２の電流源と、上記第２の電流源が書き込み時の
基準電圧レベル変化の先端よりあらかじめ定めら
れた時間後にデイジツト線に電流を供給するよう
に信号を発生する信号発生回路とを有することに
特徴がある。
御して、両側あるいは片側のデイジツト線に電流
を流すことにより、メモリ・セルの記憶情報の読
み出し、または書き込みを行う半導体メモリにお
いて、メモリ・マトリクスの各デイジツト線ごと
に読み出し時にデイジツト線に電流を流す第１の
電流源と、書き込み時にデイジツト線に単独で、
あるいは上記第１の電流源とともに電流を流す第
２の電流源と、上記第２の電流源が書き込み時の
基準電圧レベル変化の先端よりあらかじめ定めら
れた時間後にデイジツト線に電流を供給するよう
に信号を発生する信号発生回路とを有することに
特徴がある。
以下、本発明の実施例を図面により説明する。
第２図は、本発明の書込回路の原理図である。
半導体メモリは、第２図に示すように、メモ
リ・セルのマトルクス１とＸアドレス・デコーダ
２と、Ｙアドレス・デコーダおよび読出・書込回
路３と、読出・書込制御回路４とから構成され
る。Ｘ端子、Ｙ端子から入力した行（ワード）お
よび列（デイジツト）のアドレス信号は、デコー
ダ２，３でデコードされた後、マトリクス１のう
ちの１つのメモリ・セルを選択する。読出・書込
制御回路４は、RW端子に入力されたリード／ラ
イト信号を受け、読出・書込回路３を制御して、
選択されたメモリ・セルから情報を読み出し、
Ｉ／Ｏ端子に出力する一方、Ｉ／Ｏ端子から入力
された情報を選択されたメモリ・セルに書き込
む。
リ・セルのマトルクス１とＸアドレス・デコーダ
２と、Ｙアドレス・デコーダおよび読出・書込回
路３と、読出・書込制御回路４とから構成され
る。Ｘ端子、Ｙ端子から入力した行（ワード）お
よび列（デイジツト）のアドレス信号は、デコー
ダ２，３でデコードされた後、マトリクス１のう
ちの１つのメモリ・セルを選択する。読出・書込
制御回路４は、RW端子に入力されたリード／ラ
イト信号を受け、読出・書込回路３を制御して、
選択されたメモリ・セルから情報を読み出し、
Ｉ／Ｏ端子に出力する一方、Ｉ／Ｏ端子から入力
された情報を選択されたメモリ・セルに書き込
む。
読み出し時および書き込み時には、VY1〜VYN
の１つにデイジツト選択信号を加え、基準電圧を
制御することにより、デイジツト線に読み出し電
流または書き込み電流（IR0，IR1〜IR(N-1)，IRNの１
組）を流す。しかし、書き込込み時には、飽和回
復のための時間がかかり、高速書き込みができな
い。
の１つにデイジツト選択信号を加え、基準電圧を
制御することにより、デイジツト線に読み出し電
流または書き込み電流（IR0，IR1〜IR(N-1)，IRNの１
組）を流す。しかし、書き込込み時には、飽和回
復のための時間がかかり、高速書き込みができな
い。
そこで、本発明では、読出・書込回路３に第２
の電流源３２を設け、書き込み時にはこの第２の
電流源（I′W0，I′W1〜I′W(N-1)，I′WNのうちの１組
）
からデイジツト線に電流を流す。この場合、第１
の電流源（I′R0，I′R1〜I′R(N-1)，I′RN）より大き
い
電流値を、第２の電流源３２は備えている。ま
た、書き込み時に、第１の電流源と第２の電流源
を同時に動作させて、デイジツト線に大電流を流
すこともできる。
の電流源３２を設け、書き込み時にはこの第２の
電流源（I′W0，I′W1〜I′W(N-1)，I′WNのうちの１組
）
からデイジツト線に電流を流す。この場合、第１
の電流源（I′R0，I′R1〜I′R(N-1)，I′RN）より大き
い
電流値を、第２の電流源３２は備えている。ま
た、書き込み時に、第１の電流源と第２の電流源
を同時に動作させて、デイジツト線に大電流を流
すこともできる。
このようにして、書き込み時には、読み出し時
より大きな電流を流すことにより、飽和状態で蓄
積された電荷を高速に抜き取るとともに、メモ
リ・セルのトランジスタを遮断状態にする。
より大きな電流を流すことにより、飽和状態で蓄
積された電荷を高速に抜き取るとともに、メモ
リ・セルのトランジスタを遮断状態にする。
また、安定して書き込みができるように、書き
込み電流を増加する時点は、書き込みパルス印加
時点に比べてあらかじめ定められた時間だけ遅延
させた時点にする。
込み電流を増加する時点は、書き込みパルス印加
時点に比べてあらかじめ定められた時間だけ遅延
させた時点にする。
第１図は、本発明の実施例を示す読出・書込回
路の要部構成図である。
路の要部構成図である。
第１図においては、第８図の基準電圧レベル
VREF、および出力回路から下方の部分に対応する
回路が示されており、また、読み出し電流源I′R0，
I′R1と列選択信号電流源IYの記載が省略されてお
り、さらに、マトリクスのうちの１列（１デイジ
ツト）の読出・書込回路のみが示されている。
VREF、および出力回路から下方の部分に対応する
回路が示されており、また、読み出し電流源I′R0，
I′R1と列選択信号電流源IYの記載が省略されてお
り、さらに、マトリクスのうちの１列（１デイジ
ツト）の読出・書込回路のみが示されている。
メモリ・セルC11を選択するため、第１行の
VX1（図示省略）と第１列のVYを高レベルにする
と、従来と同じように、トランジスタQ5，Q6が
オンとなり、読み出し電流IR0，IR1がデイジツト
線D10，D11を流れる。
VX1（図示省略）と第１列のVYを高レベルにする
と、従来と同じように、トランジスタQ5，Q6が
オンとなり、読み出し電流IR0，IR1がデイジツト
線D10，D11を流れる。
本発明では、トランジスタQ5，Q6と並列に新
しく書き込み用トランジスタQY0，QY1が設けら
れ、それぞれに電流源I′W0，I′W1が接続される。
また、これらの電流源I′W0，I′W1を制御するため
の書き込み制御用トランジスタQW0，QW1が設け
られる。
しく書き込み用トランジスタQY0，QY1が設けら
れ、それぞれに電流源I′W0，I′W1が接続される。
また、これらの電流源I′W0，I′W1を制御するため
の書き込み制御用トランジスタQW0，QW1が設け
られる。
読み出し時には、書き込み制御信号VWとして、
列選択信号VYの高レベルよりも高い信号が書き
込み制御用トランジスタQW0，QW1のベースに加
えられるので、電流源I′W0，I′W1の電流はトラン
ジスタQW0，QW1を流れ、トランジスタQY0，QY1
には流れない。したがつて、読み出し時に、デイ
ジツト線D10，D11を流れる電流は従来と同じよ
うに、第１の電流源I′R0，I′R1からの電流のみであ
る。
列選択信号VYの高レベルよりも高い信号が書き
込み制御用トランジスタQW0，QW1のベースに加
えられるので、電流源I′W0，I′W1の電流はトラン
ジスタQW0，QW1を流れ、トランジスタQY0，QY1
には流れない。したがつて、読み出し時に、デイ
ジツト線D10，D11を流れる電流は従来と同じよ
うに、第１の電流源I′R0，I′R1からの電流のみであ
る。
次に、書き込み時には、書き込み制御信号VW
として、列選択信号VYの高レベルより低い信号
が書き込み制御用トランジスタQW0，QW1のベー
スに加えられるので、電流源I′W0，I′W1の電流は
トランジスタQY0，QY1を流れ、トランジスタ
QW0，QW1には流れない。
として、列選択信号VYの高レベルより低い信号
が書き込み制御用トランジスタQW0，QW1のベー
スに加えられるので、電流源I′W0，I′W1の電流は
トランジスタQY0，QY1を流れ、トランジスタ
QW0，QW1には流れない。
したがつて、書き込み時には、トランジスタ
QY0，Q5を流れる電流がデイジツト線D10を、ま
たトランジスタQY1，Q6を流れる電流がデイジツ
ト線D11をそれぞれ流れるので、書き込み電流は
IR＋IWとなり増加する。
QY0，Q5を流れる電流がデイジツト線D10を、ま
たトランジスタQY1，Q6を流れる電流がデイジツ
ト線D11をそれぞれ流れるので、書き込み電流は
IR＋IWとなり増加する。
この場合、電流値はIW0＝IW1＝IWとする。い
ま、IWとIRがほぼ等しいとき（IW≒IR）、書き込み
電流は読み出し電流の２倍となるので、書き込み
時間を従来の約1/2に短縮することができる。
ま、IWとIRがほぼ等しいとき（IW≒IR）、書き込み
電流は読み出し電流の２倍となるので、書き込み
時間を従来の約1/2に短縮することができる。
また、電流IWをさらに大きい値に設定すれば、
書き込み時間をより短縮できる。
書き込み時間をより短縮できる。
第３図は、第１図の信号電流のタイム・チヤー
トである。
トである。
第１図の回路においては、第３図(a)に示すよう
に先ずt1の時刻で列選択信号VYが印加され、時刻
t5まで高レベルを保持する。
に先ずt1の時刻で列選択信号VYが印加され、時刻
t5まで高レベルを保持する。
一方、外部からの書き込み信号に応答して、読
出・書込回路では基準電圧VREFの片方を第３図(c)
に示すように負極性に変化させるが、番地が完全
に定まつた状態で書き込みを行うため、僅かに遅
れて時刻t2からt4までの間に基準電圧レベルVREF
が印加される。第３図(b)に示すように、第１の電
流源IRの電流は、VYと同じ時刻t1〜t5の期間中流
れる。ところで、書き込みは、外部からの書き込
み信号にもとづき、読出・書込制御回路の制御に
より動作するので、書き込み電流増加分である第
２の電流源I′Wの電流も、一般には第３図(d)のよ
うに、基準電圧VREFと同一タイミングで時刻t2か
らt4までの間流れる。つまり、書き込み開始と同
時に第２電流源I′Wから電流が流れることになる。
出・書込回路では基準電圧VREFの片方を第３図(c)
に示すように負極性に変化させるが、番地が完全
に定まつた状態で書き込みを行うため、僅かに遅
れて時刻t2からt4までの間に基準電圧レベルVREF
が印加される。第３図(b)に示すように、第１の電
流源IRの電流は、VYと同じ時刻t1〜t5の期間中流
れる。ところで、書き込みは、外部からの書き込
み信号にもとづき、読出・書込制御回路の制御に
より動作するので、書き込み電流増加分である第
２の電流源I′Wの電流も、一般には第３図(d)のよ
うに、基準電圧VREFと同一タイミングで時刻t2か
らt4までの間流れる。つまり、書き込み開始と同
時に第２電流源I′Wから電流が流れることになる。
しかし、実際にはデバイス等のバラツキが存在
するため、基準電圧VREFと第２電流源I′Wの動作
タイミングが微妙に変動し、最悪の事態では基準
電圧VREFの立ち下り時点より前に第２の電流源
I′Wがら電流が流れ始める可能性もある。
するため、基準電圧VREFと第２電流源I′Wの動作
タイミングが微妙に変動し、最悪の事態では基準
電圧VREFの立ち下り時点より前に第２の電流源
I′Wがら電流が流れ始める可能性もある。
基準電圧VREFの立ち下り以前は、読み出し状態
であるから、前述のようにもし第１の電流源I′R
が時刻t1に動作し、第２の電流源I′Wが基準電圧
VREFの立ち下り以前にデイジツト線に流れた場合
には、（IR＋IW）の値の大電流がメモリ・セルの
トランジスタに流れて、これを飽和させるので、
たとえばIW＝IRの場合、通常の２倍の量を電荷蓄
積が行われることになる。そして基準電圧VREFが
立ち下つた時点から同一の電流値（IR＋IW）で情
報を書き込むことになるので、飽和回復のための
時間が従来と同じだけかかり、結局書き込みの高
速化は望めない。
であるから、前述のようにもし第１の電流源I′R
が時刻t1に動作し、第２の電流源I′Wが基準電圧
VREFの立ち下り以前にデイジツト線に流れた場合
には、（IR＋IW）の値の大電流がメモリ・セルの
トランジスタに流れて、これを飽和させるので、
たとえばIW＝IRの場合、通常の２倍の量を電荷蓄
積が行われることになる。そして基準電圧VREFが
立ち下つた時点から同一の電流値（IR＋IW）で情
報を書き込むことになるので、飽和回復のための
時間が従来と同じだけかかり、結局書き込みの高
速化は望めない。
そこで、本発明においては、このような事態を
避けるために、第２の電流源I′Wの切り換え動作
時点、つまりVWのレベルを低くして電流経路を
トランジスタQW0，QW1からQY0，QY1に切り換え
る時点を、第３図(e)のI′Wに示すように、基準電
圧VREFの立ち下り時刻t2より一定時間だけ遅れた
時刻t3に設定する。なお、第３図(e)では、I′Wの後
端が時刻t4より早い時点で終つているが、後端に
ついては、特に厳密に規定する必要はなく、書き
込みに必要な電流I′Wの幅が保たれるようになつ
ていればよい。
避けるために、第２の電流源I′Wの切り換え動作
時点、つまりVWのレベルを低くして電流経路を
トランジスタQW0，QW1からQY0，QY1に切り換え
る時点を、第３図(e)のI′Wに示すように、基準電
圧VREFの立ち下り時刻t2より一定時間だけ遅れた
時刻t3に設定する。なお、第３図(e)では、I′Wの後
端が時刻t4より早い時点で終つているが、後端に
ついては、特に厳密に規定する必要はなく、書き
込みに必要な電流I′Wの幅が保たれるようになつ
ていればよい。
第４図、第５図は、本発明における信号発生回
路と発生された信号波形の具体的説明図である。
路と発生された信号波形の具体的説明図である。
第３図(c)，(e)に示すタイミングの基準電圧VREF
と第２電流源I′Wを発生させるためには、例えば
第５図に示すような電流切替回路とインバータ回
路の組み合せで信号発生回路を構成すればよい。
すなわち、基準電圧（VREF）発生部と書き込み信
号（VW）発生部に、それぞれ第５図に示す回路
を備え、第４図(a)に示す同一の入力信号VIN（例
えば外部からの書き込み信号）を各回路のトラン
ジスタQaのベースに加え、その参照電圧を第４
図(a)のVBB1，VBB2に示すようなレベルにとつてお
けば、入力信号VINの立ち上りがVBB1，VBB2のレ
ベルを越えた時点で電流が切り換わり、トランジ
スタQaがオンする。
と第２電流源I′Wを発生させるためには、例えば
第５図に示すような電流切替回路とインバータ回
路の組み合せで信号発生回路を構成すればよい。
すなわち、基準電圧（VREF）発生部と書き込み信
号（VW）発生部に、それぞれ第５図に示す回路
を備え、第４図(a)に示す同一の入力信号VIN（例
えば外部からの書き込み信号）を各回路のトラン
ジスタQaのベースに加え、その参照電圧を第４
図(a)のVBB1，VBB2に示すようなレベルにとつてお
けば、入力信号VINの立ち上りがVBB1，VBB2のレ
ベルを越えた時点で電流が切り換わり、トランジ
スタQaがオンする。
一方、入力信号VINがないときには、常時トラ
ンジスタQbがオンして、Qaはオフ状態にあるた
め、高レベル（アース電位）がトランジスタQc
のベースに加えられて高電位がVOUTの出力端子
に現われる。入力信号VINが加わつてVBBのレベ
ルを越えたときには、トランジスタQaがオンし
て、低レベル（電流Icによる低抗RCNの電圧降下
分）がトランジスタQcのベースに加わるため、
低電位がVOUTの出力端子に現われる。したがつ
て、第４図(b)，(c)のような電圧VOUT1，VOUT2が得
られる。このタイミング信号を所要のレベルおよ
び論理機能をもつた基準電圧VREFおよび書き込み
信号電圧VWに変換することは、きわめて簡単で
ある。
ンジスタQbがオンして、Qaはオフ状態にあるた
め、高レベル（アース電位）がトランジスタQc
のベースに加えられて高電位がVOUTの出力端子
に現われる。入力信号VINが加わつてVBBのレベ
ルを越えたときには、トランジスタQaがオンし
て、低レベル（電流Icによる低抗RCNの電圧降下
分）がトランジスタQcのベースに加わるため、
低電位がVOUTの出力端子に現われる。したがつ
て、第４図(b)，(c)のような電圧VOUT1，VOUT2が得
られる。このタイミング信号を所要のレベルおよ
び論理機能をもつた基準電圧VREFおよび書き込み
信号電圧VWに変換することは、きわめて簡単で
ある。
また、第３図(e)に示す電流源I′Wは、先端だけ
が基準電圧VREFより遅れていればよいので、VREF
のタイミングを単に遅延させたタイミングで書き
込み信号VWを発生してもよい。
が基準電圧VREFより遅れていればよいので、VREF
のタイミングを単に遅延させたタイミングで書き
込み信号VWを発生してもよい。
なお、第１図において、書き込み時には、読み
出し時より大きな電流を流すので、センス回路の
トランジスタQS0，QS1の飽和を防止するため、一
般にはクランプ・ダイオードD0，D1が必要とな
る。
出し時より大きな電流を流すので、センス回路の
トランジスタQS0，QS1の飽和を防止するため、一
般にはクランプ・ダイオードD0，D1が必要とな
る。
第６図は、本発明の他の実施例を示す読出・書
込回路の要部構成図である。
込回路の要部構成図である。
第１図では、第２の電流源I′W0，I′W1を備え、
常時電流を流しているが、第６図では、書き込み
時にのみ電流IW0，IW1を流すことにより、消費電
力を削減している。点線で示す第１の電流源I′R
を設け、かつ、書き込み時にのみVWを高レベル
にし、両トランジスタQ10，Q11をオンしてデイ
ジツト線D10，D11にIR＋IWを流す方法と点線で示
す第１の電流源I′Rを取り出し、VWを低レベルに
したとき電流IRが流れ、VWを高レベルにしたと
きIR＋IWが流れるように、レベルを設定する方法
とがある。
常時電流を流しているが、第６図では、書き込み
時にのみ電流IW0，IW1を流すことにより、消費電
力を削減している。点線で示す第１の電流源I′R
を設け、かつ、書き込み時にのみVWを高レベル
にし、両トランジスタQ10，Q11をオンしてデイ
ジツト線D10，D11にIR＋IWを流す方法と点線で示
す第１の電流源I′Rを取り出し、VWを低レベルに
したとき電流IRが流れ、VWを高レベルにしたと
きIR＋IWが流れるように、レベルを設定する方法
とがある。
第７図は、本発明のさらに他の実施例を示す読
出・書込回路の要部構成図である。
出・書込回路の要部構成図である。
第６図では、書き込み時には、両トランジスタ
Q10，Q11を同時にオンして両デイジツト線D10，
D11に電流（IR＋IW）を流すのに対して、第７図
では、書き込み時に必要な側のデイジツト線
（D10またはD11の片方）にのみ電流IWを流すよう
にしている。この場合にも、点線で示す第１の電
流源I′Rを設け、かつ書き込み情報を応じてVW1，
VW2のいずれか一方を高レベルにすることによ
り、片方のデイジツト線にのみ電流（IR＋IW）を
流す方法と、点線で示す第１の電流源I′Rを取り
外し、VW1，VW2のいずれか一方を高レベルにし
たとき電流（IR＋IW）が、また他方を低レベルに
したとき電流IRがそれぞれ流れるように、レベル
を設定する方法とがある。第６図、第７図とも
に、後者の方法によれば、第１の電流源I′Rを省
略できるので、経済的には有効である。
Q10，Q11を同時にオンして両デイジツト線D10，
D11に電流（IR＋IW）を流すのに対して、第７図
では、書き込み時に必要な側のデイジツト線
（D10またはD11の片方）にのみ電流IWを流すよう
にしている。この場合にも、点線で示す第１の電
流源I′Rを設け、かつ書き込み情報を応じてVW1，
VW2のいずれか一方を高レベルにすることによ
り、片方のデイジツト線にのみ電流（IR＋IW）を
流す方法と、点線で示す第１の電流源I′Rを取り
外し、VW1，VW2のいずれか一方を高レベルにし
たとき電流（IR＋IW）が、また他方を低レベルに
したとき電流IRがそれぞれ流れるように、レベル
を設定する方法とがある。第６図、第７図とも
に、後者の方法によれば、第１の電流源I′Rを省
略できるので、経済的には有効である。
さらに、第７図において、書き込み時には、電
流不要の側のVWの電流IRが流れるレベル（つま
り、読み出し時のレベル）よりも更に下げ、電流
IRをも流さないようにすることができる。
流不要の側のVWの電流IRが流れるレベル（つま
り、読み出し時のレベル）よりも更に下げ、電流
IRをも流さないようにすることができる。
以上説明したように、本発明によれば、飽和形
メモリ・セルを使用した場合でも、読み出し時と
ほぼ同一速度で情報の書き込みを行うことが可能
であり、かつ増加電流分を基準電圧の先端より僅
かに遅らせて発生させることにより安定して高速
書き込みを行うことができる。
メモリ・セルを使用した場合でも、読み出し時と
ほぼ同一速度で情報の書き込みを行うことが可能
であり、かつ増加電流分を基準電圧の先端より僅
かに遅らせて発生させることにより安定して高速
書き込みを行うことができる。
第１図は本発明の実施例を示す読出・書込回路
の要部構成図、第２図は本発明による半導体メモ
リの概略説明図、第３図は第１図の信号電流のタ
イム・チヤート、第４図、第５図は本発明におけ
る信号発生回路と信号波形の具体的説明図、第６
図は本発明の他の実施例を示す読出・書込回路の
要部構成図、第７図は本発明のさらに他の実施例
を示す読出・書込回路の要部構成図、第８図は従
来の半導体メモリの構成図である。 １：メモリ・セル・マトリクス、２：行アドレ
スデコーダ、３：列アドレス・デコーダ／読出・
書込回路、４：読出・書込制御回路、I′R：第１
の電流源、IW：第２の電流源、VREF：基準電圧、
D10，D11：デイジツト線、CS：チツプ・セレク
ト信号、CL：クロツク。
の要部構成図、第２図は本発明による半導体メモ
リの概略説明図、第３図は第１図の信号電流のタ
イム・チヤート、第４図、第５図は本発明におけ
る信号発生回路と信号波形の具体的説明図、第６
図は本発明の他の実施例を示す読出・書込回路の
要部構成図、第７図は本発明のさらに他の実施例
を示す読出・書込回路の要部構成図、第８図は従
来の半導体メモリの構成図である。 １：メモリ・セル・マトリクス、２：行アドレ
スデコーダ、３：列アドレス・デコーダ／読出・
書込回路、４：読出・書込制御回路、I′R：第１
の電流源、IW：第２の電流源、VREF：基準電圧、
D10，D11：デイジツト線、CS：チツプ・セレク
ト信号、CL：クロツク。
Claims (1)
- 【特許請求の範囲】 １ 基準電圧レベルを制御して、両側あるいは片
側のデイジツト線に電流を流すことにより、メモ
リ・セルの記憶情報の読み出し、または書き込み
を行う半導体メモリにおいて、メモリ・マトリク
スの各デイジツト線ごとに、読み出し時にデイジ
ツト線に電流を流す第１の電流源と、書き込み時
にデイジツト線に単独で、あるいは上記第１の電
流源とともに電流を流す第２の電流源と、上記第
２の電流源が書き込み時の基準電圧レベル変化の
先端よりあらかじめ定められた時間後にデイジツ
ト線に電流を供給するように信号を発生する信号
発生回路とを有することを特徴とする半導体メモ
リ。 ２ 上記信号発生回路は、電流切替回路を含み、
該電流切替回路を構成するバイポーラトランジス
タのベースに参照電圧を入力し、該参照電圧のレ
ベルを規定することにより、上記あらかじめ定め
られた時間を規定することを特徴とする特許請求
の範囲第１項記載の半導体メモリ。 ３ 上記メモリセルは、飽和型バイポーラメモリ
セルであることを特徴とする特許請求の範囲第１
項または第２項記載の半導体メモリ。 ４ 上記デイジツト線と上記第１および第２の電
流源は、バイポーラトランジスタを介して接続さ
れていることを特徴とする特許請求の範囲第１項
ないし第３項のいずれかに記載の半導体メモリ。 ５ 上記信号発生回路は、上記第２の電流源が、
書き込み時の基準電圧レベル変化の後端よりあら
かじめ定められた時間前にデイジツト線への電流
供給を終らせるように信号を発生させることを特
徴とする特許請求の範囲第１項ないし第４項のい
ずれかに記載の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60086794A JPS60237699A (ja) | 1985-04-23 | 1985-04-23 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60086794A JPS60237699A (ja) | 1985-04-23 | 1985-04-23 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60237699A JPS60237699A (ja) | 1985-11-26 |
| JPH0381239B2 true JPH0381239B2 (ja) | 1991-12-27 |
Family
ID=13896686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60086794A Granted JPS60237699A (ja) | 1985-04-23 | 1985-04-23 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60237699A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2595876B2 (ja) * | 1993-09-08 | 1997-04-02 | 日本電気株式会社 | 半導体記憶回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5766588A (en) * | 1980-10-13 | 1982-04-22 | Fujitsu Ltd | Semiconductor storage device |
| JPS57164489A (en) * | 1981-03-31 | 1982-10-09 | Fujitsu Ltd | Semicondutor memory |
-
1985
- 1985-04-23 JP JP60086794A patent/JPS60237699A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60237699A (ja) | 1985-11-26 |
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