JPH025337B2 - - Google Patents
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- Publication number
- JPH025337B2 JPH025337B2 JP55170756A JP17075680A JPH025337B2 JP H025337 B2 JPH025337 B2 JP H025337B2 JP 55170756 A JP55170756 A JP 55170756A JP 17075680 A JP17075680 A JP 17075680A JP H025337 B2 JPH025337 B2 JP H025337B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- flops
- type flip
- delayed type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000003111 delayed effect Effects 0.000 claims description 22
- 238000001514 detection method Methods 0.000 claims 1
- 230000002159 abnormal effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
- H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails
Landscapes
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明は、同一システム中に含まれる複数のデ
イレイドタイプフリツプフロツプの出力が、電源
投入時全て一致するのを防止する回路に関する。
イレイドタイプフリツプフロツプの出力が、電源
投入時全て一致するのを防止する回路に関する。
一般に、電源投入時、システム中に含まれる複
数のフリツプフロツプの各々の出力が「Ｈ」とな
るか「Ｌ」となるかは全く不定であり、全ての出
力が「Ｈ」あるいは「Ｌ」に一致することも起り
得る。
数のフリツプフロツプの各々の出力が「Ｈ」とな
るか「Ｌ」となるかは全く不定であり、全ての出
力が「Ｈ」あるいは「Ｌ」に一致することも起り
得る。
第１図に示す受信機のチヤンネル選択回路にお
いても同様に電源投入時デイレイドタイプフリツ
プフロツプ１〜５の出力X1〜X5が全て一致する
ことがあり、全て「Ｌ」となると不都合が生じ
る。
いても同様に電源投入時デイレイドタイプフリツ
プフロツプ１〜５の出力X1〜X5が全て一致する
ことがあり、全て「Ｌ」となると不都合が生じ
る。
即ち、破線で示す本発明の実施例としての制御
回路６を除いた第１図について考慮すると、出力
X1〜X5は各々スイツチとしてのチヤンネルボタ
ン７〜１１が押圧された時「Ｌ」となり、この
「Ｌ」となつた信号がプリセツトメモリのアドレ
ス指定信号としてプリセツトメモリに印加され、
対応するチヤンネルが選局されるのであり、電源
投入時、全てのデイレイドタイプフリツプフロツ
プ１〜５が「Ｌ」となつては、全てのチヤンネル
が選択されてしまい、選局すべきチヤンネルが定
まらない。
回路６を除いた第１図について考慮すると、出力
X1〜X5は各々スイツチとしてのチヤンネルボタ
ン７〜１１が押圧された時「Ｌ」となり、この
「Ｌ」となつた信号がプリセツトメモリのアドレ
ス指定信号としてプリセツトメモリに印加され、
対応するチヤンネルが選局されるのであり、電源
投入時、全てのデイレイドタイプフリツプフロツ
プ１〜５が「Ｌ」となつては、全てのチヤンネル
が選択されてしまい、選局すべきチヤンネルが定
まらない。
又、第１図においては、例えばチヤンネルボタ
ン９が押圧されると、端子CH3が「Ｌ」となると
共に出力X3も「Ｌ」となり、この「Ｌ」のX3出
力がNORゲート１９を介してＮチヤンネル
MOSFET２４をオンさせるので、端子CH3はチ
ヤンネルボタン９を離した後も「Ｌ」に保持され
る。
ン９が押圧されると、端子CH3が「Ｌ」となると
共に出力X3も「Ｌ」となり、この「Ｌ」のX3出
力がNORゲート１９を介してＮチヤンネル
MOSFET２４をオンさせるので、端子CH3はチ
ヤンネルボタン９を離した後も「Ｌ」に保持され
る。
端子CH1〜CH5も同様である。
尚、DI信号は、出力X1〜X5のうちいずれかが
「Ｌ」となる、即ち、いずれかのチヤンネルが選
択されると「Ｌ」となる制御信号であり、CLK
（制御）信号は選択されていないチヤンネル即ち、
空チヤンネルのチヤンネルボタンが押圧されたと
き発生するクロツクパルスである。
「Ｌ」となる、即ち、いずれかのチヤンネルが選
択されると「Ｌ」となる制御信号であり、CLK
（制御）信号は選択されていないチヤンネル即ち、
空チヤンネルのチヤンネルボタンが押圧されたと
き発生するクロツクパルスである。
そこで、電源投入時、デイレイドタイプフリツ
プフロツプ１〜５の出力X1〜X5が全て「Ｌ」と
なると、前述の如く、全てのチヤンネルが選択さ
れてしまうだけではなく、７〜１１のいずれのチ
ヤンネルボタンを押圧しても、その状態を解除す
ることができない。
プフロツプ１〜５の出力X1〜X5が全て「Ｌ」と
なると、前述の如く、全てのチヤンネルが選択さ
れてしまうだけではなく、７〜１１のいずれのチ
ヤンネルボタンを押圧しても、その状態を解除す
ることができない。
本発明は、斯る点に鑑み、システム中に含まれ
る複数のデイレイドタイプフリツプフロツプの全
ての出力が一致するのを防止するため、少なくと
も１つのフリツプフロツプの出力を強制的に他の
フリツプフロツプとは異なる出力に設定すること
を目的とするものである。
る複数のデイレイドタイプフリツプフロツプの全
ての出力が一致するのを防止するため、少なくと
も１つのフリツプフロツプの出力を強制的に他の
フリツプフロツプとは異なる出力に設定すること
を目的とするものである。
第１図において、本発明の実施例として破線で
示す制御回路６は、デイレイドタイプフリツプフ
ロツプ４と５の出力X4及びX5を入力するNORゲ
ート２７と、このNORゲート２７の出力とCLK
信号を入力するORゲート２８とより構成されて
おり、ORゲート２８の出力G0がデイレイドタイ
プフリツプフロツプ５のスレーブ側のクロツク端
子CL2に入力される。
示す制御回路６は、デイレイドタイプフリツプフ
ロツプ４と５の出力X4及びX5を入力するNORゲ
ート２７と、このNORゲート２７の出力とCLK
信号を入力するORゲート２８とより構成されて
おり、ORゲート２８の出力G0がデイレイドタイ
プフリツプフロツプ５のスレーブ側のクロツク端
子CL2に入力される。
即ち、フリツプフロツプ１〜５は第２図に示す
ような一般的なデイレイドタイプフリツプフロツ
プであり、マスター側２９にはクロツク端子CL1
を、又、スレーブ側３０にはクロツク端子CL2を
有している。そしてフリツプフロツプ１〜４のク
ロツク端子CL1とCL2には同一の信号CLKが入力
され、フリツプフロツプ５のクロツク端子CL1に
はCLK信号、クロツク端子CL2にはORゲート２
８の出力信号G0が入力される。尚、各々のORゲ
ート１２〜１６、NORゲート１７〜２１、Ｐチ
ヤンネルMOSFET２２〜２６によつて、入力回
路が構成される。
ような一般的なデイレイドタイプフリツプフロツ
プであり、マスター側２９にはクロツク端子CL1
を、又、スレーブ側３０にはクロツク端子CL2を
有している。そしてフリツプフロツプ１〜４のク
ロツク端子CL1とCL2には同一の信号CLKが入力
され、フリツプフロツプ５のクロツク端子CL1に
はCLK信号、クロツク端子CL2にはORゲート２
８の出力信号G0が入力される。尚、各々のORゲ
ート１２〜１６、NORゲート１７〜２１、Ｐチ
ヤンネルMOSFET２２〜２６によつて、入力回
路が構成される。
そこで、第３図のタイミングチヤートを参照し
ながら本実施例のの動作を説明する。
ながら本実施例のの動作を説明する。
先ず、電源を投入することにより、X4及びX5
が第３図イ及びロのように「Ｌ」となつたとする
と、DI信号も「Ｌ」となるのでNORゲート２０
及び２１の出力は「Ｈ」となり、このためＮチヤ
ンネルMOSFET２５及び２６がオンして端子
CH4及びCH5が「Ｌ」となる（第３図ニ，ヘ）。
又、ORゲート１５，１６の出力が「Ｈ」となる
ためフリツプフロツプ４，５の入力端子D4，D5
は「Ｈ」のままである（第３図ホ，ト）。
が第３図イ及びロのように「Ｌ」となつたとする
と、DI信号も「Ｌ」となるのでNORゲート２０
及び２１の出力は「Ｈ」となり、このためＮチヤ
ンネルMOSFET２５及び２６がオンして端子
CH4及びCH5が「Ｌ」となる（第３図ニ，ヘ）。
又、ORゲート１５，１６の出力が「Ｈ」となる
ためフリツプフロツプ４，５の入力端子D4，D5
は「Ｈ」のままである（第３図ホ，ト）。
一方、出力信号X4及びX5が「Ｌ」となると、
NORゲート２７の出力が「Ｈ」となり、このた
め、ORゲート２８の出力G0も「Ｈ」となり、ス
レーブ側のクロツク端子CL2に「Ｈ」のG0信号が
印加される。ここで入力端子D5には「Ｈ」の信
号が印加されており、マスター側のクロツク端子
CL1には「Ｌ」のCLK信号が印加されているの
で、マスター側の出力には「Ｈ」の信号が出力さ
れており、この状態で、スレーブ側のクロツク端
子CL2に「Ｈ」のG0信号が印加されるので出力
X5（Q5）は「Ｌ」から「Ｈ」へ変化する。
NORゲート２７の出力が「Ｈ」となり、このた
め、ORゲート２８の出力G0も「Ｈ」となり、ス
レーブ側のクロツク端子CL2に「Ｈ」のG0信号が
印加される。ここで入力端子D5には「Ｈ」の信
号が印加されており、マスター側のクロツク端子
CL1には「Ｌ」のCLK信号が印加されているの
で、マスター側の出力には「Ｈ」の信号が出力さ
れており、この状態で、スレーブ側のクロツク端
子CL2に「Ｈ」のG0信号が印加されるので出力
X5（Q5）は「Ｌ」から「Ｈ」へ変化する。
即ち、チヤンネル５は選択された状態から選択
されない状態へと変化する。
されない状態へと変化する。
次に、出力X5（Q5）が「Ｈ」となるためNOR
ゲート２７の出力は「Ｌ」となり、この時CLK
信号は「Ｌ」であるのでORゲート２８の出力G0
も「Ｌ」となる。更に、DI信号が「Ｌ」のまま
で出力X5（Q5）が「Ｈ」となるので、NORゲー
ト２１の出力は「Ｌ」となり、このため端子CH5
が「Ｌ」から「Ｈ」へと変化して、チヤンネルボ
タン１１が押圧可能状態となる（第３図ニ）。尚、
入力端子D5は第３図ホに示す様に、端子CH5が
「Ｌ」の状態でNORゲート２１の出力が「Ｈ」か
ら「Ｌ」へ変化するので、一旦、「Ｈ」から「Ｌ」
へと変化するが、続いて端子CH5が「Ｌ」から
「Ｈ」へと変化するため、入力端子D5は「Ｈ」へ
復帰する。
ゲート２７の出力は「Ｌ」となり、この時CLK
信号は「Ｌ」であるのでORゲート２８の出力G0
も「Ｌ」となる。更に、DI信号が「Ｌ」のまま
で出力X5（Q5）が「Ｈ」となるので、NORゲー
ト２１の出力は「Ｌ」となり、このため端子CH5
が「Ｌ」から「Ｈ」へと変化して、チヤンネルボ
タン１１が押圧可能状態となる（第３図ニ）。尚、
入力端子D5は第３図ホに示す様に、端子CH5が
「Ｌ」の状態でNORゲート２１の出力が「Ｈ」か
ら「Ｌ」へ変化するので、一旦、「Ｈ」から「Ｌ」
へと変化するが、続いて端子CH5が「Ｌ」から
「Ｈ」へと変化するため、入力端子D5は「Ｈ」へ
復帰する。
以上のように、電源投入時、フリツプフロツプ
１〜５の出力X1〜X5が全て「Ｌ」となつても、
制御回路６によりチヤンネル５の出力X5だけは
「Ｈ」となり、フリツプフロツプ１〜５の出力X1
〜X5が全て一致するのを防止する。
１〜５の出力X1〜X5が全て「Ｌ」となつても、
制御回路６によりチヤンネル５の出力X5だけは
「Ｈ」となり、フリツプフロツプ１〜５の出力X1
〜X5が全て一致するのを防止する。
又、チヤンネルボタン１１を押圧することによ
り、チヤンネル１からチヤンネル４までが全て選
択されているという異常な状態を解除し、チヤン
ネル１からチヤンネル５までのうち１ヶのチヤン
ネルだけが選択されるような正常状態へ戻すこと
ができる。即ち、チヤンネルボタン１１を押圧す
ると、入力端子D5に印加される信号だけが「Ｌ」
となり、入力端子D1〜D4へは「Ｈ」の信号が印
加されたままであり、この状態でチヤンネルボタ
ン１１を押圧したことによりCLK信号が発生す
るので、出力X1〜X4は全て「Ｈ」、出力X5だけ
が「Ｌ」となつて、チヤンネル５だけが選択され
正常状態に戻る。尚、端子CH1〜CH4は全て
「Ｈ」となる。
り、チヤンネル１からチヤンネル４までが全て選
択されているという異常な状態を解除し、チヤン
ネル１からチヤンネル５までのうち１ヶのチヤン
ネルだけが選択されるような正常状態へ戻すこと
ができる。即ち、チヤンネルボタン１１を押圧す
ると、入力端子D5に印加される信号だけが「Ｌ」
となり、入力端子D1〜D4へは「Ｈ」の信号が印
加されたままであり、この状態でチヤンネルボタ
ン１１を押圧したことによりCLK信号が発生す
るので、出力X1〜X4は全て「Ｈ」、出力X5だけ
が「Ｌ」となつて、チヤンネル５だけが選択され
正常状態に戻る。尚、端子CH1〜CH4は全て
「Ｈ」となる。
ところで、NORゲート２７の出力は、出力X4
及びX5が共に「Ｌ」の時、即ちチヤンネル４と
チヤンネル５が共に選択されたときのみ「Ｈ」と
なるのであり、チヤンネル選択回路が正常な動作
をしているときは常に「Ｌ」となる。つまり、正
常な動作状態では、フリツプフロツプ５のスレー
ブ側のクロツク端子CL2には、OR回路２８を介
して、マスター側のクロツク端子CL1に印加され
る信号と同一のCLK信号が常に印加される。
及びX5が共に「Ｌ」の時、即ちチヤンネル４と
チヤンネル５が共に選択されたときのみ「Ｈ」と
なるのであり、チヤンネル選択回路が正常な動作
をしているときは常に「Ｌ」となる。つまり、正
常な動作状態では、フリツプフロツプ５のスレー
ブ側のクロツク端子CL2には、OR回路２８を介
して、マスター側のクロツク端子CL1に印加され
る信号と同一のCLK信号が常に印加される。
本発明のデイレイドタイプフリツプフロツプの
出力設定回路は、上述の如く、簡単な回路で確実
に、電源投入時にシステム中に含まれる複数のデ
イレイドタイプフリツプフロツプの出力が全て一
致するのを防止することができる。
出力設定回路は、上述の如く、簡単な回路で確実
に、電源投入時にシステム中に含まれる複数のデ
イレイドタイプフリツプフロツプの出力が全て一
致するのを防止することができる。
更に、本発明を受信機のチヤンネル選択回路に
応用すれば、電源投入時全てのチヤンネルが選択
される状態を防止することができ、又、選択され
ていないチヤンネルボタンを押圧することにより
複数のチヤンネルが選択されている異常な状態を
解除し、正常な状態に復帰させることが可能とな
る。
応用すれば、電源投入時全てのチヤンネルが選択
される状態を防止することができ、又、選択され
ていないチヤンネルボタンを押圧することにより
複数のチヤンネルが選択されている異常な状態を
解除し、正常な状態に復帰させることが可能とな
る。
第１図は本発明の実施例を示す回路図、第２図
はデイレイドタイプフリツプフロツプの具体回路
図、第３図イ〜トは本発明の実施例の動作説明図
である。 主な図番の説明、１〜５……デイレイドタイプ
フリツプフロツプ、６……制御回路、７〜１１…
…チヤンネルボタン、１２〜１６……ORゲー
ト、１７〜２１……NORゲート、２２〜２６…
…ＮチヤンネルMOSFET、２７……NORゲー
ト、２８……ORゲート、２９……デイレイドタ
イプフリツプフロツプのマスター側、３０……デ
イレイドタイプフリツプフロツプのスレーブ側。
はデイレイドタイプフリツプフロツプの具体回路
図、第３図イ〜トは本発明の実施例の動作説明図
である。 主な図番の説明、１〜５……デイレイドタイプ
フリツプフロツプ、６……制御回路、７〜１１…
…チヤンネルボタン、１２〜１６……ORゲー
ト、１７〜２１……NORゲート、２２〜２６…
…ＮチヤンネルMOSFET、２７……NORゲー
ト、２８……ORゲート、２９……デイレイドタ
イプフリツプフロツプのマスター側、３０……デ
イレイドタイプフリツプフロツプのスレーブ側。
Claims (1)
- １ 複数のスイツチと、該複数のスイツチに対応
して設けられた複数のデイレイドタイプフリツプ
フロツプと、前記スイツチを操作した時に得られ
る操作検出信号と前記デイレイドタイプフリツプ
フロツプの出力とが印加される第１の論理積回
路、一方の入力に前記スイツチの操作状態を示す
信号が印加されると共に他方の入力に前記第１の
論理積回路の出力が印加され、且つ、出力が前記
デイレイドタイプフリツプフロツプの入力に印加
される第１の論理和回路、及びゲートが前記第１
の論理積回路の出力に基づいて制御され、前記第
１の論理和回路の一方の入力を前記スイツチの操
作時と同一状態とするスイツチ回路を含み、前記
複数のスイツチ及び前記複数のデイレイドタイプ
フリツプフロツプに対応して設けらた複数の入力
回路と、を備えたデイレイドタイプフリツプフロ
ツプの出力設定回路において、前記複数のデイレ
イドタイプフリツプフロツプの少なくとも２つの
出力が印加される第２の論理積回路と、前記複数
のデイレイドタイプフリツプフロツプのマスター
側のクロツク端子に印加される前記制御信号と前
記第２の論理積回路の出力信号とが印加される第
２の論理和回路とを有し、該第２の論理和回路の
出力信号を前記複数のデイレイドタイプフリツプ
フロツプの少なくとも１つのフリツプフロツプの
スレーブ側のクロツク端子に印加し、且つ、前記
制御信号を残余のフリツプフロツプのマスター側
及びスレーブ側のクロツク端子に共通印加するこ
とにより、電源投入時、前記複数のデイレイドタ
イプフリツプフロツプの全ての出力が一致するの
を防止したことを特徴とするデイレイドタイプフ
リツプフロツプの出力設定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55170756A JPS5793720A (en) | 1980-12-02 | 1980-12-02 | Output set circuit for delayed type flip-flop |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55170756A JPS5793720A (en) | 1980-12-02 | 1980-12-02 | Output set circuit for delayed type flip-flop |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5793720A JPS5793720A (en) | 1982-06-10 |
| JPH025337B2 true JPH025337B2 (ja) | 1990-02-01 |
Family
ID=15910794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55170756A Granted JPS5793720A (en) | 1980-12-02 | 1980-12-02 | Output set circuit for delayed type flip-flop |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5793720A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6166123B2 (ja) * | 2013-08-14 | 2017-07-19 | ラピスセミコンダクタ株式会社 | 半導体装置、および、電源制御方法 |
-
1980
- 1980-12-02 JP JP55170756A patent/JPS5793720A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5793720A (en) | 1982-06-10 |
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