JPH0254176A - 電流検出器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はパワーＭＯ８Ｆ　Ｅ　Ｔ等のパワーデバイス
の電流検出器に関するものである。

〔従来の技術〕

第３図は従来のパワーＭＯ８ＦＥＴの電流検出器を示す
回路図である。図において、ＭＯ８ＦＥＴ１は多数のＭ
Ｏ８ＦＥＴセルが並列接続されており、各セルのソース
電極はＮ対１　（Ｎ”数千）の比でソース端子ＰＳと電
流検出端子ＰＣとに分離して接続されている。そして、
これらの端子Ｐｓ、ｐｃ間に抵抗Ｒを挿入している。な
お、Ｄは各セルに共通のドレイン端子、Ｇは各セルに共
通のゲート端子である。

ＭＯ８ＦＥＴ１のドレイン電流は、ソース端子ＰＳと電
流検出端子ＰＣにＮ対１に分割されて供給される。従っ
て、抵抗Ｒ３による電圧降下１よ、（ドレイン電流の１
／Ｎ）Ｘ（抵抗Ｒ８の抵抗値）となり、ソース端子ＰＳ
と電流検出端子ＰＣとの電位差に基づきドレイン電流を
検出することができる。

抵抗Ｒ８の抵抗値を必要以上に大きくすると、ドレイン
電流の増加に伴い、抵抗Ｒ５による電圧降下量であるソ
ース端子ＰＳ、電流検出端子ＰＣ間の電位差が大きくな
り、ソース端子ＰＳにつながったＭＯ８ＦＥＴセルのゲ
ートバイアスと電流検出端子ＰＣにつながったＭＯ３Ｆ
、ＥＴセルのゲートバイアスとの間で比較的大きな差が
生じ、ＭＯ８ＦＥＴ１によるドレイン電流の分割比に影
響を及ぼしてしまう。

また抵抗Ｒ８の抵抗値が、ＭＯ８ＦＥＴ１のオン抵抗に
比べ十分に小さくないと、ＭＯＳ　Ｆ　Ｅ　Ｔ１のオン
抵抗の温度依存性による抵抗値の変化が、ＭＯ８ＦＥＴ
Ｉと抵抗Ｒ８による分圧比を変動させることで抵抗Ｒ５
による電圧降下量に影響を及ぼす。その結果前述した理
由によりドレイン電流の分割比に影響を及ぼしてしまう
。

上記した理由から抵抗Ｒ８の抵抗値を十分小さく設定す
る必要があった。

〔発明が解決しようとする課題〕

従来のパワーデバイスの電流検出器は以上のように構成
されており、抵抗Ｒ３の抵抗値を十分小さく設定する必
要があった。

しかしながら、抵抗Ｒ８の抵抗値を小さくするとノイズ
等により抵抗Ｒ５による電圧〜降下量が影響を受けやす
くなり、正確なドレイン電流検出ができないという問題
点があった。

この発明は上記のような問題点を解決するためになされ
たもので、電流検出端子と出力端子を流れる電流比を一
定に保つことができるとともに、ノイズ等の影響を受け
ることもなく、それによって出力端子を流れる電流量を
正確に検出することができる電流検出器を得ることを目
的とする。

〔課題を解決するための手段〕

この発明にかかる電流検出器は、一方電極が出力端子と
電流検出端子に分離された電界効果トランジスタと、一
方電極および制御！ａ電極が共通に前記電流検出端子に
接続され１．他方電極が前記出力端子に接続された第゛
１のトランジスタと、制御主権が前記第１のトランジス
タの制＠電極に接続され、他方電極が前記出力端子に接
続され、一方電極を介して前記゛電流検出端子に流れる
電流に応じた電流を導出する第２のトランジスタとを備
えて構成されている。

〔作用〕

この発明における第１のトランジスタは一方電極と制御
電極が共通であり、かつ電界効果トランジスタの出力端
子と電流検出端子の閤に挿入されているため、出力端子
と電流検出端子の間の電位差は常に小さく一定に保たれ
る。

〔実施例〕

第１図はこの発明の一実施例であるｎ″ｆ−ヤネルパワ
−ＭＯ８ＦＥＴの電流検出器を示す回路図である。同図
に示すように、電流検出端子ＰＣ，ソース端子端子間８
間ｐｎバイポーラトランジスタＱ１が介挿されている。

すなわちｌ・ランジスタＱ１のコレクタおよびベースが
電流検出端子ＰＣに、エミッタがソース端子ＰＳに接続
されている。

また、トランジスタＱ１のベースにｎｐｎバイポーラト
ランジスタＱ２のベースが接続され、このトランジスタ
Ｑ２のエミッタがソース端子ＰＳに接続されると共に、
コレクタＣは電流検出用のオーブンコレクタとなってい
る。

トランジスタＱ１と０２はカレントミラー構成となって
おり、電流検出端子ＰＣを流れるＮ流と同ａの電流がト
ランジスタＱ２のコレクタＣを流れる。

このような構成にすると、ソース端子ＰＳと電流検出端
子ＰＣとの電位差はトランジスタＱ１のベース・エミッ
タ間電圧ＶＢＥとなる。この電圧ＶＢＥは小さく、電流
検出端子ＰＣを流れる電流量変化に対し、対数関数的な
変動をするのみである。

このため、ドレイン電流が増加しても、ソース端子ＰＳ
につながったＭＯ８ＦＥＴセルのグーミーバイアスと電
流検出端子ＰＣにつながったＭＯＳ　ＦＥＴセルのゲー
トバイアスとの間での電位差はＶＢＥからほとんど変化
しない。従って、ＭＯ８ＦＥＴ１のドレイン“電流量変
化によるトレイン電流分割比への影響は、はとんどない
。

また、ＭＯ８ＦＥＴＩのオン抵抗の温度依存性による抵
抗値の変化は、トランジスタＱ１のベース・エミッタ電
圧ＶＢＥに影響を与えないため、ＭＯ８ＦＥＴＩの温度
変化に伴うオン抵抗の変化によってもドレイン電流分割
比への影響はほとんどない。

また、電流検出端子ＰＣを流れる電流と同量の電流がト
ランジスタＱ２のコレクタＣを流れ、ここでの電圧降下
量はソース端子ＰＳの電位には全く影響を与えないため
、トランジスタＱ２のコレクタＣに十分大きな電圧降下
量を得ることのできる抵抗等を接続し、その電圧降下Φ
より従来同様にドレイン電流を篩用することができる。

このように、トランジスタＱ２のコレクタＣの電流量検
出は自由な回路構成で行えるため、ノイズ等の影響に強
く正確な電流検出が実現できる。

第２図は第１図で示した回路をモノリシックに構成した
一例を示す断面図である。同図に示すように、Ｍ　ＯＳ
　Ｆ　Ｅ　Ｔ　１　ＬＩＬ多数（７）ＭＯ８ＦＥＴｔル
のＣＬ、ＣＬ’　が並列接続されて構成されており、そ
のうちセルＣＬはソース端子ＰＳに接続され、セルＣＬ
’　は電流検出端子ＰＣに接続されている。

ＭＯ８ＦＥＴＩを構成するセルの一部ＣＬ　”を用い、
ｎ　層１１上に形成されたＰｆｆｉ域１２をベースとし
、Ｐ領域１２上層部に形成された２つのｎ＋領域１３を
コレクタ、エミッタとしたラテラル構造のバイポーラト
ランジスタＱ１．Ｑ２を構成している。このようにバイ
ポーラトランジスタＱ１．Ｑ２を構成することで、ＭＯ
ＳＦＥＴ１と同一ウエバプロセスで製造可能となる。な
お、１０はｎ＋層、１４はＳｉＯ２膜、１５はゲートポ
リシリコン、１６はＡＩ配線である。

なお、この実施例では、ｎチャネルＭＯ’５ＦＥＴｋ：
ｎｌ）ｎバイポーラトランジスタを接続した例を示した
が、ｐチャネルＭＯ８ＦＥＴにｐｎｐｎバイポーラトラ
ンジスタ続してもよい。また、電流検出端子付ＭＯ８Ｆ
ＥＴの代りに電流検出端子付ＩＧＢＴ（絶縁ゲート型バ
イポーラトランジスタ）を用い、このＩＧＢＴにカレン
トミラー構成のバイポーラトランジスタを接続してもよ
い。

また、バイポーラトランジスタ以外のトランジスタによ
りカレントミラー構成を実現することも考えられる。

（発明の効果） 以上説明したように、この発明によれば、電界効果トラ
ンジスタの出力端子と電流検出端子の間に一方電極と制
御電極が共通の第１のトランジスタが挿入されたため、
出力端子と電流検出端子の間の電位差は小さく一定に保
たれる。さらに、電界効果トランジスタの出力端子の電
位とは全く関係のない、第２のトランジスタの他方電極
より得られる電流を検出電流としているため、電流検出
端子と出力端子を流れる電流比を一定に保ち、ノイズ等
の影響を受けることなく、出力端子を流れる電流量を正
確に検出することができる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例である電流検出器を示す回
路図、第２図は第１図の電流検出器をモノリシックに構
成した一例を示す断面図、第３図は従来の電流検出器を
示す断面図である。 図において、１はＭＯＳＦＥＴ、Ｑｌ、Ｑ２はバイポー
ラトランジスタ、ＰＳはソース端子、ＰＣは電流検出端
子である。 なお、各図中同一符号は同一または相当部分を示す。 第１図 り 第３ａｉｌｌ

Claims (1)

【特許請求の範囲】
1. （１）一方電極が出力端子と電流検出端子に分離された
   電界効果トランジスタと、 一方電極および制御電極が共通に前記電流検出端子に接
   続され、他方電極が前記出力端子に接続された第１のト
   ランジスタと、 制御電極が前記第１のトランジスタの制御電極に接続さ
   れ、他方電極が前記出力端子に接続され、一方電極を介
   して前記電流検出端子に流れる電流に応じた電流を導出
   する第２のトランジスタとを備えた電流検出器。