JPH0254332A - 高速演算器のメモリ機構 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、高速演算器のメモリ機構に関し、更に詳しく
は、画像データ等の処理に適した高速演算器のメモリ機
構に関する。

（従来の技術） 従来からの画像データ処理用の高速演算装置は、固定長
のデータしか扱えないことが多かった。例えば、３２ビ
ットの演ｖｊｌ器（加算器等）を持つ高速演算装置は、
メモリから常に３２ビットでデータを供給しなければな
らない。

（発明が解決しようとする課題） ところで、画像データが１６ビットの１２の補数値」で
表すことができる場合は、１６ビットのデータを３２ビ
ットに拡張してメモリに格納している。すなわち、１６
ビットの有効データ（Ｄ。

〜Ｄｓ）の最上位ビット（Ｄｓ　）を１７ビット目から
３２ビット目（Ｄ、＆〜ＤＪｌ）まで拡張して、３２ビ
ットデータ（Ｄｏ〜Ｄ、、）が作成される。

この様子を第２図に示す。

第３図はメモリに格納されている画像データの様子を示
した説明図である。この図の画像データ０〜画像データ
■が１６ビットの有効！ｉ像データ、斜線の部分が１６
ビット分の拡張データである。

このようにして１６ビットの画像データを３２ビットに
拡張している。従って、本来１６ビット幅で済むメモリ
が、演算器のビット幅に合わせて３２ビット必要になり
、メモリ容量は２倍になってしまう。

また、第４図のようにメモリの全ての領域に１６ビット
の画像データを格納することも可能である。しかし、こ
の１６ビットデータを演算器が扱う３２ビットデータに
変換する為、演算器のシフト命令などによってデータ処
理をする必要がある。

本発明は上記した問題点に鑑みてなされたもので、その
目的とするところは、演算器で扱うデータのビット幅と
メモリのビット幅が異なる場合において、メモリを有効
に利用すると共に、データのビット幅を簡単に変換する
ことの可能な高速演算器のメモリ機構を実現することに
ある。

（課題を解決するための手段） 上記課題を解決する本発明は、ｍビットのデータの演算
を行う演算手段と、ｍビットのデータ若しくはｍ／２ビ
ットのデータを記憶する記憶手段と、前記演算手段と前
記記憶手段とのデータ交換を制＠するバッファ手段とを
有し、前記バッファ手段は、前記記憶手段に対してｍビ
ットのデータの書込み／読出しを行うと共に、ｍビット
のデータのうち下位ｍ／２ビットのデータのみが有効な
場合は前記記憶手段に対して下位ｍ／２ビットのデータ
のみを書き込み、書き込まれたｍ／２ビットのデータを
読出してｍビットのデータに変換するよう構成したこと
を特徴とするものである。

（作用） 通常は、バッファ手段は前記記憶手段に対してｍビット
のデータの書込み／読出しを行う。ｍビットのデータの
うち下位ｍ／２ビットのデータのみが有効な場合は、演
算手段からの下位ｍ／２ビットのデータのみを前記記憶
手段に書き込み、書き込まれたｍ／２ビットのデータを
前記記憶手段から読出してｍビットのデータに変換して
演算手段に供給する。

（実施例） 以下図面を参照して、本発明の実施例を詳細に説明する
。

第１図は本発明の一実施例の概略構成を示す構成図であ
る。この図において、１は画像データを記憶するための
３２ビット幅（Ｄｏ−Ｄ、１）のメモリである。このメ
モリ１は、下位１６ビット（Ｄｏ〜Ｄｓ＞を記憶するた
め１６ビット単位のメモリ１ａと上位１６ビット＜Ｄｌ
ｂ−Ｄｘ＋）を記憶するため１６ビット単位のメモリ１
ｂとから成っている。２は下位１６ビットデータバス２
ａ及び上位１６ビットデータバス２ｂからなる３２ビッ
トデータバス、３は侵述する複数のバッファをオン／オ
フ（ＥＮＡＢＬＥ／Ｄ　ｌ５ＡＢＬＥ）制御するための
デコーダ、４はメモリ１ａと下位１６ビットデータバス
２ａとの間に配置されたバッファ、５はメモリ１ａの１
６ビット目のデータ（Ｄｓ　）を１６ビットデータに拡
張して上位１６ビットデータバス２ｂに供給するバッフ
ァである。

６はメモリ１ｂと下位１６ビットデータバス２ａとの間
に配置されたバッファ、７はメモリ１ｂと上位１６ビッ
トデータバス２ｂとの間に配置されたバッフ？、８はメ
モリ１ｂの１６ビット目のデータ（Ｄｓ）を１６ビット
データに拡張して上位１６ビットデータバス２ｂに供給
するバッファである。これらのバッファ４〜８は、デコ
ーダ３によりＥＮＡＢＬＥ又はＤＩＳＡＢＬＥのいずれ
かに制御される。９は３２ビットのデータの演算を実行
する演算器である。

以下、第１図及び第２図を使用して本実施例の動作を説
明する。

まず、演算器９とメモリ１との間でデータ長３２ビット
のデータを交換している場合について説明する。このと
き、プログラム、メモリ等の外部回路から供給ぎれるマ
イクロ命令でデコーダ３は、バッファ４及びバッファ７
をＥＮＡＢＬＥする。このため、データは、メモリ１ｂ
からの上位１６ビットデータ（Ｄｌｉ、　−Ｄｊ＋　）
はバッファ７を介してデータバス２ｂに出力され、メモ
リ１ａからの下位１６ビットデータ（Ｄｏ〜Ｄｓ）はバ
ッファ４を介してデータバス２ａに出力される。そして
、このデータは演算器９に取り込まれる。また、演算器
９からメモリ１に３２ビットデータを書き込むときも同
様にして、バッファ４及びバッファ７を介して行う。ま
た、このときはマイクロ命令でデコーダ３は、バッファ
５．６．８をＤｒＳＡＢＬＥＬでおく。従って、これら
のバッフ？はハイインピーダンス状態になっている。

次に、演算器９の演算によって得られた３２ビットのデ
ータを１６ビットに圧縮してメモリ１に書き込む場合に
ついて説明する。このようにデータを圧縮することが可
能なのは、３２ビットのデータのうち有効なデータが下
位１６ヒツトである場合である。まず、データをメモリ
１ａに書き込む場合は、バッファ４のみをＥＮＡＢＬＥ
にして、下位１６ビットのデータをメモリに取り込む。

同様に、データをメモリ１ｂに書き込む場合は、バッフ
ァ６のみをＥＮＡＢＬＥにして、下位１６ビットのデー
タをメモリに取り込む。このようにして、３２ビットデ
ータのうちの下位１６ビットデータを第４図に示したよ
うに白き込むことができる。

次に、メモリ１から１６ビットのデータを３２ビットの
データとして読出す場合について説明する。この場合、
データはメモリ１に第４図に示したように格納されてい
るものとする。先ず、メモリ１ａ内の１６ビットデータ
を読出すときは、マイクロ命令でデコーダ３は、バッフ
？４及びバッファ５をＥＮＡＢＬＥする。このため、メ
モリ１ａからの１６ビットデータ（Ｄｏ”□Ｄｓ）はバ
ッファ４を介してデータバス２ａに出力され、バッファ
５で生成された１６ビットデータはデータバス２ｂに出
力される。そして、これらのデータは３２ビットのデー
タとして演算器９に取り込まれる。

また、メモリ１ｂ内の１６ビットデータを読出すときは
、マイクロ命令でデコーダ３は、バッフ７６及びバッフ
ァ８をＥＮＡＢＬＥする。このため、メモリ１ｂからの
１６ビットデータはバッファ６を介してデータバス２ａ
に出力され、バッファ８で生成された１６ビットデータ
はデータバス２ｂに出力される。そして、これらのデー
タは３２ビットのデータとして演算器９に取り込まれる
。

第２図は１６ビットデータを３２ビットデータに変換す
る際のデータフォーマットを示している。

下位１６ビットの有効データは、バック７４若しくはバ
ッフ７６を介してメモリ１から演算器９に出力される。

また、１６ビット目のデータ（Ｄ６）は、バッファ５若
しくはバッファ８により１６ビットに拡張され上位１６
ビットデータ （Ｄ、、−Ｄ月＞に変換されて、上位１６ビットデータ
バス２ｂを介して演算器９に出力される。このようにし
て、メモリに書き込まれた１６ビットデータが３２とッ
トデータに変換される。

以上説明したように、バッファの制御で３２ビットデー
タと１６ビットデータの変換が行えるので、有効データ
長に応じてメモリへの格納方法を変えることにより、メ
モリ容量を２倍相当に利用（又は、半分のメモリ容量で
同一データｌを記憶）することが可能になる。

また、メモリから読出すときやメモリに書き込むときに
、マイクロ命令でデータのフォーマット変換が可能であ
るので、演算器に負担をかける必要もない。

尚、演算、器が扱うデータは３２ビットに限定されるも
のではなく、１６ビット、６４ビット等の場合も同様な
作用効果を得ることができる。また、演算器で扱うデー
タのビット幅とメモリのビット幅との関係も種々の岨み
合わせが可能である。

〈発明の効果） 以上詳細に説明したように、本発明では、メモリから読
出すときやメモリに古き込むときに、マイクロ命令でバ
ッファがデータのフォーマットを変換するようにした。

この結果、演算器で扱うデータのビット幅とメモリのビ
ット幅が異なる場合においても、メモリを有効に利用す
ることが可能であると共に、データのビット幅を簡単に
変換することの可能な高速演算器のメモリ機構を実現す
ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すプロッり図、第
２図はデータフォーマットの変換の様子を示した説明図
、第３図及び第４図はメモリのデータ格納の様子を示す
説明図である。 １・・・メモリ ２・・・３２ビットデータバス ２ａ・・・下位１６ビットデータバス ２ｂ・・・上位１６ビットデータバス ３・・・デコーダ ４．５，６．７．８・・・バッファ ９・・・演算器

Claims (1)

1. 【特許請求の範囲】 ｍビットのデータの演算を行う演算手段と、ｍビットの
   データ若しくはｍ／２ビットのデータを記憶する記憶手
   段と、 前記演算手段と前記記憶手段とのデータ交換を制御する
   バッファ手段とを有し、 前記バッファ手段は、前記記憶手段に対してｍビットの
   データの書込み／読出しを行うと共に、ｍビットのデー
   タのうち下位ｍ／２ビットのデータのみが有効な場合は
   前記記憶手段に対して下位ｍ／２ビットのデータのみを
   書き込み、書き込まれたｍ／２ビットのデータを読出し
   てｍビットのデータに変換するよう構成したことを特徴
   とする高速演算器のメモリ機構。