JPH1187654A

JPH1187654A - 半導体装置およびその製造方法

Info

Publication number: JPH1187654A
Application number: JP9243801A
Authority: JP
Inventors: Hiroaki Akiyama; 裕明秋山
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-09-09
Filing date: 1997-09-09
Publication date: 1999-03-30
Anticipated expiration: 2017-09-09
Also published as: JP3039475B2

Abstract

(57)【要約】【課題】メモリセル以外のトランジスタの特性を犠牲
にすることなく、メモリセルのトランジスタのホールド
特性の悪化を抑制する。【解決手段】メモリセル領域１０１ａを覆うようにレ
ジストパターン１２２を形成し、外部領域１０１ｂに選
択的にイオン注入をすることで、ゲート電極１０４ｂを
マスクとして、ソース・ドレイン領域１０５ｂを形成す
る。このイオン注入では、例えばＰを４０ｋｅＶで３×
１０¹³ｃｍ^-2注入する。この結果、ソース・ドレイン領
域１０５ｂは、その注入深さｘｊが約０．２μｍとな
る。従って、このソース・ドレイン領域１０５ｂの平均
不純物濃度は、３×１０¹³ｃｍ−²／０．２×１０^-4ｃ
ｍ＝１．５×１０¹⁸ｃｍ^-3となる。これは、先に形成し
たメモリセル領域１０１ａのソース・ドレイン領域１０
５ａと比較して高濃度になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置との
その製造方法に関し、特に、メモリセル領域とそれ以外
の領域とにそれぞれトランジスタが形成された半導体装
置とその製造方法に関する。

【０００２】

【従来の技術】従来よりＤＲＡＭを構成する集積回路装
置では、メモリセル領域の周辺にあるトランジスタはＬ
ＤＤ構造を有し、メモリセルを構成するトランジスタに
はＬＤＤ構造を採用していない。このような従来の集積
回路装置の製造では、まず、図３（ａ）に示すように、
例えばｐ形の半導体基板３０１上に、メモリセル領域３
０１ａ，外部領域３０１ｂそれぞれに、ＬＯＣＯＳ法に
よりフィールド酸化膜３０２を形成し、熱酸化法により
ゲート絶縁膜３０３を形成し、その上にゲート電極３０
４ａ，３０４ｂを形成する。

【０００３】ついで、図３（ｂ）に示すように、メモリ
セル領域３０１ａ，外部領域３０１ｂそれぞれにゲート
電極３０４ａ，３０４ｂをマスクとして、ソース・ドレ
イン領域３０５ａ，３０５ｂを形成する。ついで、図３
（ｃ）に示すように、ゲート電極３０４ａ，３０４ｂ側
壁にサイドウォール３０６ａ，３０６ｂを形成し、つい
で、メモリセル領域３０１ａ上にレジストパターン３０
７を形成する。そして、この後で、外部領域３０１ｂに
選択的にイオン注入することで、ゲート電極３０４ｂお
よびサイドウォール３０６ｂをマスクとし、自己整合的
に半導体基板３０１に不純物領域３０８を形成する。こ
のことにより、外部領域３０１ｂのトランジスタはＬＤ
Ｄ構造となる。

【０００４】

【発明が解決しようとする課題】ところで、ＭＩＳＦＥ
Ｔを用いたＬＳＩの高集積化および高性能化に伴い、ト
ランジスタ構成するゲート絶縁膜は、トランジスタの電
流能力の向上やショートチャネル効果抑制のため、１０
ｎｍ程度より薄くなってきている。このためゲート電極
とその下に入り込んできているソース・ドレイン領域と
の間で発生するバンド間トンネリング電流が、素子特性
上無視できなくなってきている。

【０００５】バンド間トンネリング電流は、次に示す現
象である。すなわち、ゲート電極には電位が印加されて
いなく、ソース・ドレイン間に電位が印加されていると
き、そのオーバーラップ領域ではゲート絶縁膜界面で空
乏化している。そして、ゲート絶縁膜が薄くなってくる
と、ゲート電極とそのオーバーラップ領域との間で電流
が観測される現象である。このバンド間トンネリング電
流は、微小電荷を蓄積するメモリセルでは、無視できな
いものであり、そのトランジスタにおけるホールド特性
を悪化させてしまう。

【０００６】この問題を防ぐためには、ソース・ドレイ
ン領域の不純物濃度を下げればよい。しかし、上述に図
３（ｂ）を用いて説明したように、メモリセルにおける
トランジスタのソース・ドレイン領域の形成と、周辺ト
ランジスタのソース・ドレイン領域の形成の一部が同一
の工程で行われている。このため、単純にメモリセルに
おけるトランジスタのソース・ドレイン濃度を低下させ
ると、周辺トランジスタのソース・ドレイン濃度を低下
させてしまうことになる。特に、周辺トランジスタのゲ
ート電極とオーバーラップする低濃度拡散領域における
不純物濃度を低下させてしまう。すなわち、従来では、
メモリセルにおけるトランジスタにおけるホールド特性
の悪化を抑制しようとすれば、外部領域の周辺トランジ
スタにおけるドレイン電流の低下など、周辺トランジス
タの特性を犠牲にしなくてはならなかった。

【０００７】この発明は、以上のような問題点を解消す
るためになされたものであり、メモリセル以外のトラン
ジスタの特性を犠牲にすることなく、メモリセルのトラ
ンジスタのホールド特性の悪化を抑制することを目的と
する。

【０００８】

【課題を解決するための手段】この発明の半導体装置
は、メモリセルを構成するトランジスタのソース・ドレ
イン領域がＬＤＤ構造ではなく、メモリセルのない領域
にあるあるトランジスタのソース・ドレイン領域がＬＤ
Ｄ構造となっている半導体装置において、メモリセルの
ソース・ドレイン領域がゲート電極とオーバーラップし
た領域のゲート絶縁膜界面の濃度が、ゲート電極とオー
バーラップした領域のゲート絶縁膜界面の濃度よりも低
濃度であるようにした。すなわち、この半導体装置で
は、そのメモリセルにおけるトランジスタにおいて、バ
ンド間トンネリング電流が抑制される。

【０００９】また、この発明の半導体装置の製造方法
は、まず、半導体基板上のメモリセル領域およびメモリ
セルのない領域にゲート絶縁膜を形成し、ゲート絶縁膜
上にゲート電極を形成し、メモリセル領域にあるメモリ
セルのゲート電極とオーバーラップする領域のゲート絶
縁膜界面の濃度が所定の濃度となるように、ソース・ド
レイン領域を形成し、メモリセルのない領域にあるトラ
ンジスタのゲート電極とオーバーラップする領域のゲー
ト絶縁膜界面の濃度が、メモリセル領域のソース・ドレ
イン領域よりも高濃度となるようにゲート電極をマスク
として第１の拡散領域を形成し、メモリセルのない領域
のトランジスタのゲート電極の側面にサイドウォールを
形成し、メモリセルのない領域にそのメモリセルのない
領域のゲート電極およびサイドウォールをマスクとして
第１の拡散領域よりも高濃度の第２の拡散領域を形成す
ることでＬＤＤ構造のソース・ドレイン領域を形成する
ようにした。従って、この半導体装置のメモリセルにお
けるトランジスタにおいては、バンド間トンネリング電
流が抑制されるように形成される。

【００１０】

【発明の実施の形態】以下この発明の実施の形態を図を
参照して説明する。図１、２は、この発明の実施の形態
における半導体装置の製造方法を説明するための断面図
である。この実施の形態における半導体装置の製造方法
を示すと、まず、図１（ａ）に示すように、例えばｐ形
の半導体基板１０１上に、メモリセル領域１０１ａ，外
部領域１０１ｂそれぞれに、ＬＯＣＯＳ法によりフィー
ルド酸化膜１０２を形成し、熱酸化法によりゲート絶縁
膜１０３を形成する。このフィールド酸化膜１０２の膜
厚は、約３００ｎｍであり、ゲート絶縁膜１０３の膜厚
は、約１０ｎｍである。そして、そのゲート絶縁膜１０
３上に、例えばｎ形の不純物が高濃度に導入されたポリ
シリコンからなる膜厚３００ｎｍのゲート電極１０４
ａ，１０４ｂを形成する。なお、このゲート電極材料と
しては、ほかに、ポリサイドを用いるようにしてもよ
い。

【００１１】ついで、図１（ｂ）に示すように、外部領
域１０１ｂの領域を覆うように、公知のフォトリソグラ
フィ技術によりレジストパターン１２１を形成する。そ
して、このレジストパターン１２１を用い、メモリセル
領域１０１ａに選択的にイオン注入をすることで、ゲー
ト電極１０４ａをマスクとして、ソース・ドレイン領域
１０５ａを形成する。このイオン注入では、例えばＰ
（燐）を４０ｋｅＶで１×１０¹³ｃｍ^-2注入する。この
結果、ソース・ドレイン領域１０５ａは、その注入深さ
ｘｊが約０．２μｍとなる。ここで、イオン注入時のド
ーズ量をＤｏとすると、平均不純物濃度ＩＤは、「ＩＤ
＝Ｄｏ／ｘｊ」で示される。従って、この場合、平均不
純物濃度が、１×１０¹³ｃｍ^-2／０．２×１０^-4ｃｍ＝
５×１０¹⁷ｃｍ^-3となる。なお、不純物としてはＰに限
るものではなく、Ａｓ（砒素）を用いるようにしてもよ
い。

【００１２】ついで、レジストパターン１２１を除去し
た後、図１（ｃ）に示すように、今度は、メモリセル領
域１０１ａを覆うようにレジストパターン１２２を形成
し、外部領域１０１ｂに選択的にイオン注入をすること
で、ゲート電極１０４ｂをマスクとして、ソース・ドレ
イン領域１０５ｂを形成する。このイオン注入では、例
えばＰを４０ｋｅＶで３×１０¹³ｃｍ^-2注入する。この
結果、ソース・ドレイン領域１０５ｂは、その注入深さ
ｘｊが約０．２μｍとなる。従って、前述したことによ
り、このソース・ドレイン領域１０５ｂの平均不純物濃
度は、３×１０¹³ｃｍ−²／０．２×１０^-4ｃｍ＝１．
５×１０¹⁸ｃｍ^-3となる。これは、先に形成したメモリ
セル領域１０１ａのソース・ドレイン領域１０５ａと比
較して高濃度になる。また、このソース・ドレイン領域
１０５ｂは、一回のイオン注入で形成しているので、単
一の濃度プロファイルを持つ。従って、外部領域１０１
ｂの低濃度拡散領域であるソース・ドレイン領域１０５
ｂの濃度の制御性は良好であり、ドレイン電流のバラツ
キが小さい。なお、不純物としてはＰに限るものではな
く、Ａｓを用いるようにしてもよい。

【００１３】ついで、レジストパターン１２２を除去し
た後、図２（ａ）に示すように、ゲート電極１０４ａ，
１０４ｂ側面に、例えばＳｉＯ₂ などの絶縁膜からなる
サイドウォール１０６ａ，１０６ｂを形成する。なお、
サイドウォール１０６ａ，１０６ｂの材料は、シリコン
窒化膜など他の絶縁材料でもよい。また、このサイドウ
ォールはゲート電極１０４ｂには形成する必要がある
が、メモリセル領域１０１ａにおけるゲート電極１０４
ａに形成する必要はない。そして、メモリセル領域１０
１ａを覆うようにレジストパターン１２３を形成し、外
部領域１０１ｂに選択的にイオン注入をすることで、ゲ
ート電極１０４ｂおよびサイドウォール１０６ｂをマス
クとし、自己整合的に半導体基板１０１に不純物領域１
０８を形成する。このイオン注入では、Ａｓを５０ｋｅ
Ｖで３×１０¹⁵ｃｍ^-2注入する。この結果、外部領域１
０１ｂのトランジスタは、ＬＤＤ構造となる。

【００１４】そして、図２（ｂ）に示すように、層間絶
縁膜１０９を形成した後、メモリセル領域１０１ａのト
ランジスタのソース・ドレイン領域１０５ａの一方に接
続するためのコンタクトホールを形成し、ポリシリコン
からなる蓄積電極１１０を膜厚３００ｎｍに形成し、そ
の上を覆うようにＳｉＮからなる膜厚５ｎｍの容量絶縁
膜１１１を形成する。そして、その上にポリシリコンか
らなる膜厚１５０ｎｍの共通電極１１２を形成する。つ
いで、層間絶縁膜１１３を形成し、メモリセル領域１０
１ａのトランジスタのソース・ドレイン領域１０５ａの
他方に接続するためのコンタクトホール１１４、およ
び、外部領域１０１ｂのトランジスタに接続するための
コンタクトホール１１５を形成する。そして、それらコ
ンタクトホール１１４，１１５を介して各トランジスタ
に接続するＡｌからなる電極配線１１６を形成する。

【００１５】以上の製法により、メモリセル領域１０１
ａを構成するトランジスタのソース・ドレイン領域１０
５ａがＬＤＤ構造ではなく、メモリセルのない領域であ
る外部領域１０１ｂにあるトランジスタのソース・ドレ
イン領域１０５ｂおよび不純物領域１０８がＬＤＤ構造
となり、かつ、メモリセル領域１０１ａのソース・ドレ
イン領域１０５ａがゲート電極１０４ａとオーバーラッ
プした領域のゲート絶縁膜１０３界面の濃度が、外部領
域１０１ｂにあるトランジスタのソース・ドレイン領域
１０５ｂゲート電極１０４ｂとオーバーラップした領域
のゲート絶縁膜１０３界面の濃度よりも低濃度とするこ
とができる。

【００１６】なお、上記実施の形態においては、はじめ
にメモリセル領域のソース・ドレイン領域となる不純物
領域を形成するようにしたが、これに限るものではな
い。外部領域のトランジスタを構成する低濃度のソース
・ドレイン領域となる不純物領域（低濃度拡散領域）を
先に形成するようにしてもよい。また、上記実施の形態
では、イオン注入により不純物を導入するようにした
が、これに限るものではなく、例えば、拡散により不純
物を導入するようにしてもよい。ところで、上記実施の
形態では、ゲート絶縁膜の膜厚が約１０ｎｍである場合
について述べたが、ゲート絶縁膜の膜厚がさらに薄くな
ると、バンド間トンネリング電流を抑制するには、メモ
リセル以外の外部領域のトランジスタの低濃度拡散領域
の濃度も、メモリセルのトランジスタのソース・ドレイ
ン領域の濃度も、上述に示した濃度よりも共に低濃度化
する必要がある。しかし、メモリトランジスタ以外の外
部領域のトランジスタの低濃度拡散領域の濃度が、メモ
リセルのトランジスタのソース・ドレイン領域の濃度よ
りも高濃度であるという相対関係は維持されるものであ
る。

【００１７】

【発明の効果】以上説明したように、メモリセルのソー
ス・ドレイン領域がゲート電極とオーバーラップした領
域のゲート絶縁膜界面の濃度が、メモリセルのない領域
にあるトランジスタのソース・ドレイン領域の低濃度拡
散領域がゲート電極とオーバーラップした領域のゲート
絶縁膜界面の濃度よりも低濃度とすることにより、メモ
リセルにおいてはバンド間トンネリング電流を抑制し、
ホールド特性を向上させることができる一方、メモリセ
ル以外の領域にあるトランジスタにおいては、所望のド
レイン電流が得られるという効果を有する

【図面の簡単な説明】

【図１】この発明の実施の形態における半導体装置の
製造方法を説明するための断面図である。

【図２】図１に続く、この発明の実施の形態における
半導体装置の製造方法を説明するための断面図である。

【図３】従来のＤＲＡＭを構成する集積回路装置の製
造過程の一部構成を示す断面図である。

【符号の説明】

１０１…半導体基板、１０１ａ…メモリセル領域、１０
１ｂ…外部領域、１０２…フィールド酸化膜、１０３…
ゲート絶縁膜、１０４ａ，１０４ｂ…ゲート電極、１０
５ａ，１０５ｂ…ソース・ドレイン領域、１０６ａ，１
０６ｂ…サイドウォール、１０８…不純物領域、１０
９，１１３…層間絶縁膜、１１０…蓄積電極、１１１…
容量絶縁膜、１１２…共通電極、１１４，１１５…コン
タクトホール、１１６…電極配線、１２１，１２２，１
２３…レジストパターン。

Claims

【特許請求の範囲】

【請求項１】メモリセルを構成するトランジスタのソ
ース・ドレイン領域がＬＤＤ構造ではなく、前記メモリ
セルのない領域にあるあるトランジスタのソース・ドレ
イン領域がＬＤＤ構造となっている半導体装置におい
て、前記メモリセルのソース・ドレイン領域がゲート電極と
オーバーラップした領域のゲート絶縁膜界面の濃度が、
ゲート電極とオーバーラップした領域のゲート絶縁膜界
面の濃度よりも低濃度であることを特徴とする半導体装
置。
【請求項２】請求項１記載の半導体装置において、前記メモリセルを構成するトランジスタのソース・ドレ
イン領域，および，前記メモリセルのない領域にあるト
ランジスタのソース・ドレイン領域が、燐またはヒ素の
不純物を含むものであることを特徴とする半導体装置。
【請求項３】請求項１または２記載の半導体装置にお
いて、前記メモリセルを構成するトランジスタのゲート絶縁膜
の厚さと、前記メモリセルのない領域にあるトランジス
タのゲート絶縁膜の厚さとが、１０ｎｍ以下であること
を特徴とする半導体装置。
【請求項４】請求項１〜３いずれか１項記載の半導体
装置において、前記メモリセルがＤＲＡＭのであることを特徴とする半
導体装置。
【請求項５】請求項４記載の半導体装置において、前記メモリセルがスタック型であることを特徴とする半
導体装置。
【請求項６】半導体基板上のメモリセル領域およびメ
モリセルのない領域にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記メモリセル領域にあるメモリセルのゲート電極とオ
ーバーラップする領域のゲート絶縁膜界面の濃度が所定
の濃度となるように、ソース・ドレイン領域を形成する
工程と、前記メモリセルのない領域にあるトランジスタの前記ゲ
ート電極とオーバーラップする領域のゲート絶縁膜界面
の濃度が、前記メモリセル領域の前記ソース・ドレイン
領域よりも高濃度となるように前記ゲート電極をマスク
として第１の拡散領域を形成する工程と、前記メモリセルのない領域の前記トランジスタの前記ゲ
ート電極の側面にサイドウォールを形成する工程と、前記メモリセルのない領域にそのメモリセルのない領域
の前記ゲート電極および前記サイドウォールをマスクと
して前記第１の拡散領域よりも高濃度の第２の拡散領域
を形成し、ＬＤＤ構造のソース・ドレイン領域を形成す
る工程とを少なくとも含むことを特徴とする半導体装置
の製造方法。
【請求項７】請求項６記載の半導体装置の製造方法に
おいて、前記メモリセル領域および前記メモリセルのない領域の
各ソース・ドレイン領域の形成が、イオン注入によるも
のであることを特徴とする半導体装置の製造方法。