JPH0462955A - 集積回路装置 - Google Patents
集積回路装置Info
- Publication number
- JPH0462955A JPH0462955A JP2172705A JP17270590A JPH0462955A JP H0462955 A JPH0462955 A JP H0462955A JP 2172705 A JP2172705 A JP 2172705A JP 17270590 A JP17270590 A JP 17270590A JP H0462955 A JPH0462955 A JP H0462955A
- Authority
- JP
- Japan
- Prior art keywords
- line
- signal line
- integrated circuit
- signal
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
- H10W20/43—Layouts of interconnections
- H10W20/432—Layouts of interconnections comprising crossing interconnections
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
- H10W20/427—Power or ground buses
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
- H10W20/43—Layouts of interconnections
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/611—Insulating or insulated package substrates; Interposers; Redistribution layers for connecting multiple chips together
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
- H10W70/65—Shapes or dispositions of interconnections
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、モノリシック集積回路およびハイブリット集
積回路を含む集積回路装置に係り、とくに超高速性能を
持つ集積回路の信号配線構造の改良に関する。
積回路を含む集積回路装置に係り、とくに超高速性能を
持つ集積回路の信号配線構造の改良に関する。
（従来の技術）
近年、光通信機器やスーパーコンピュータ用などに用い
られるＧＨｚ帯で動作する半導体装置が急速な進歩をと
げている。特に、ＨＢＴ。
られるＧＨｚ帯で動作する半導体装置が急速な進歩をと
げている。特に、ＨＢＴ。
ＨＥＭＴ、ＧａＡｓ−ＭＥＳＦＥＴ、Ｓ ｉバイポラ等
の基本素子の性能が向上し、これらの素子を用いた集積
回路は性能が向上して来ている。従来は、集積回路チッ
プの物理的寸法が主として製造技術上の制約から高々士
数ｌｌ１ｍ程度であり、信号線路の長さに考慮が払われ
ることはほとんどなく、専ら駆動能力の関係から配線容
量をできるだけ小さくするという考慮がなされてきた。
の基本素子の性能が向上し、これらの素子を用いた集積
回路は性能が向上して来ている。従来は、集積回路チッ
プの物理的寸法が主として製造技術上の制約から高々士
数ｌｌ１ｍ程度であり、信号線路の長さに考慮が払われ
ることはほとんどなく、専ら駆動能力の関係から配線容
量をできるだけ小さくするという考慮がなされてきた。
このため−般には、信号線をプロセスとイールドの許す
かぎり細線化するということが行われてきた。
かぎり細線化するということが行われてきた。
しかし、この様な信号線の細線化による高速動作対応に
は限界がある。すなわち、信号線はいくら細線化してい
っても空間インピーダンスにともなう容量Ｃが残り、容
量低減には限界がある。また、細線化に伴う直列抵抗Ｒ
および直列インダクタンスしくいずれも断面積に逆比例
する）の増大が無視できなくなる。したがってこれらＣ
，Ｒ。
は限界がある。すなわち、信号線はいくら細線化してい
っても空間インピーダンスにともなう容量Ｃが残り、容
量低減には限界がある。また、細線化に伴う直列抵抗Ｒ
および直列インダクタンスしくいずれも断面積に逆比例
する）の増大が無視できなくなる。したがってこれらＣ
，Ｒ。
Ｌによる信号伝搬遅延が大きくなる。この様な理由で例
えば、ＧＨｚ帯で動作する集積回路の高性能化のために
は、素子の性能向上だけでなく、信号線、電源線を含め
た、配線に関する全体的な性能向上が必要になってきて
いる。
えば、ＧＨｚ帯で動作する集積回路の高性能化のために
は、素子の性能向上だけでなく、信号線、電源線を含め
た、配線に関する全体的な性能向上が必要になってきて
いる。
すなわち従来の集積回路では、信号線（行きの線路）と
電源線（帰りの線路）とは互いに無関係にそれぞれの用
途にしたがって配設されているため、超高速動作させた
場合、「行きの伝送時間」と「帰りの伝送時間」の差が
生じてしまう。この差が無視できる程度の素子性能の間
は問題はなかったが、近来の様に素子性能が向上すると
、この差は無視できなくなりつつある。この事は高速の
信号の立上がり／立下がり時に信号みだれの原因になる
だけでなく、信号線の特性インピーダンスや、遅延特性
が確定できないため集積回路内の回路素子或いは回路ユ
ニット間の入出力端子間の反射の制御や、配線による信
号の遅延も定量化できないなどの不都合をもたらす。こ
れはまた、超高速集積回路を設計する場合に欠かせない
回路シミュレーションをも困難にする。
電源線（帰りの線路）とは互いに無関係にそれぞれの用
途にしたがって配設されているため、超高速動作させた
場合、「行きの伝送時間」と「帰りの伝送時間」の差が
生じてしまう。この差が無視できる程度の素子性能の間
は問題はなかったが、近来の様に素子性能が向上すると
、この差は無視できなくなりつつある。この事は高速の
信号の立上がり／立下がり時に信号みだれの原因になる
だけでなく、信号線の特性インピーダンスや、遅延特性
が確定できないため集積回路内の回路素子或いは回路ユ
ニット間の入出力端子間の反射の制御や、配線による信
号の遅延も定量化できないなどの不都合をもたらす。こ
れはまた、超高速集積回路を設計する場合に欠かせない
回路シミュレーションをも困難にする。
（発明が解決しようとする課題）
以上のように従来の集積回路においては、主として素子
の高性能化や配線の微細化により高速化、高集積化が図
られており、信号の反射等まではほとんど考えられてお
らず、したかって超高速化には限界があった。
の高性能化や配線の微細化により高速化、高集積化が図
られており、信号の反射等まではほとんど考えられてお
らず、したかって超高速化には限界があった。
本発明は上記事情を考慮してなされたもので、信号線部
の構造を改良して超高速動作を可能とし、また回路シミ
ュレーションをも容易にした集積口路装置を提供するこ
とを目的とする。
の構造を改良して超高速動作を可能とし、また回路シミ
ュレーションをも容易にした集積口路装置を提供するこ
とを目的とする。
［発明の構成］
（課題を解決するための手段）
本発明にかかる集積回路装置は、基板上に複数の回路素
子または回路ユニットが配置され、これらの回路素子ま
たは回路ユニットの端子間、またはそれらの端子と外部
との接続端子との間に配設された複数の信号線を有する
構造を基本とする。
子または回路ユニットが配置され、これらの回路素子ま
たは回路ユニットの端子間、またはそれらの端子と外部
との接続端子との間に配設された複数の信号線を有する
構造を基本とする。
そして本発明はこの様な構造において、誘電体層により
上下に分離されて一方が高電位側の直流電源線、他方が
低電位側の直流電源線となる二層により構成されて、信
号線の伝搬特性を決定する交流的接地線を各信号線に近
接して配設したことを特徴とする。
上下に分離されて一方が高電位側の直流電源線、他方が
低電位側の直流電源線となる二層により構成されて、信
号線の伝搬特性を決定する交流的接地線を各信号線に近
接して配設したことを特徴とする。
（作用）
信号線とこれに隣接する接地配線との間の距離や、その
間の誘電体の誘電率を変える事により、伝送線路の伝搬
特性（特性インピーダンス、遅延特性等）が制御できる
事は、マイクロ波ストリップ線路等の技術で良く知られ
ている事である。発明における交流的接地線は、二つの
直流電源線が誘電体層を介して積層された構造としてい
る。この二つの層により形成される平行平板形線路は線
路の幅に比較して誘電体層を充分に薄くし、更に誘電率
を高くすれば、二つの層間のインピーダンスは信号線と
の間に形成されるインピーダンスより十分小さくできる
。つまり信号線より見た時、高周波的には二つの層はほ
とんど同電位となり、これらが交流的接地線として作用
する事になる。
間の誘電体の誘電率を変える事により、伝送線路の伝搬
特性（特性インピーダンス、遅延特性等）が制御できる
事は、マイクロ波ストリップ線路等の技術で良く知られ
ている事である。発明における交流的接地線は、二つの
直流電源線が誘電体層を介して積層された構造としてい
る。この二つの層により形成される平行平板形線路は線
路の幅に比較して誘電体層を充分に薄くし、更に誘電率
を高くすれば、二つの層間のインピーダンスは信号線と
の間に形成されるインピーダンスより十分小さくできる
。つまり信号線より見た時、高周波的には二つの層はほ
とんど同電位となり、これらが交流的接地線として作用
する事になる。
これにより、高速の信号線路が形成された事になる。
また、交流的接地線を形成する二つの層が高電位側の直
流電源線と低電位側の電源線として機能するため、高速
信号線路と直流の電源配線がきわめてコンパクトに実現
できる事になる。また、この電源配線は、前述した通り
極めてインピーダンスが低いため、外部よりのノイズに
強く、集中定数的に見れば、電源のデカップリングキャ
パシタとして作用する。したがって回路動作に伴い発生
する電源電圧の変動が小さくなり、他の機能ユニットへ
の電源電圧変動の影響をやわらげる事ができる。
流電源線と低電位側の電源線として機能するため、高速
信号線路と直流の電源配線がきわめてコンパクトに実現
できる事になる。また、この電源配線は、前述した通り
極めてインピーダンスが低いため、外部よりのノイズに
強く、集中定数的に見れば、電源のデカップリングキャ
パシタとして作用する。したがって回路動作に伴い発生
する電源電圧の変動が小さくなり、他の機能ユニットへ
の電源電圧変動の影響をやわらげる事ができる。
（実施例）
以下、本発明の詳細を図示の実施例によって説明する。
第１図は本発明の実施例に係わる集積回路装置の全体構
成を概略的に示す。基板１上には複数の回路ユニット２
（２１，２２，・・・）が形成されている。ここで基板
１は例えば半導体基板であり、回路ユニット２はこれに
モノリシックに集積形成されたものである。或いは基板
１が半導体ではなく例えば絶縁基板であって、回路ユニ
ット２が半導体素子チップ（集積回路および単体の半導
体素子を含む）であるハイブリッド集積回路でも良い。
成を概略的に示す。基板１上には複数の回路ユニット２
（２１，２２，・・・）が形成されている。ここで基板
１は例えば半導体基板であり、回路ユニット２はこれに
モノリシックに集積形成されたものである。或いは基板
１が半導体ではなく例えば絶縁基板であって、回路ユニ
ット２が半導体素子チップ（集積回路および単体の半導
体素子を含む）であるハイブリッド集積回路でも良い。
この様な基板１上に、各回路ユニットの端子間、および
これらと外部接続端子との間を接続するデータ信号線３
が多数配設されている。また図では、回路ユニット２に
はデータ信号線３と別にクロック信号線４が入る場合を
示している。また基板１上にはこれら信号線３，４の他
に、高電位側の電源線（正電源線）５および低電位側の
電源線（負電源線）６が配設されている。第１図では省
略しであるが、データ信号線３に対して、さらに必要な
らクロック信号線４に対しても、電源線５．６を利用し
た交流的接地線が隣接して配設されて、信号線が所望の
伝搬特性を持つように設定されている。その様な信号線
の具体的構造例を、以下に詳細に説明する。
これらと外部接続端子との間を接続するデータ信号線３
が多数配設されている。また図では、回路ユニット２に
はデータ信号線３と別にクロック信号線４が入る場合を
示している。また基板１上にはこれら信号線３，４の他
に、高電位側の電源線（正電源線）５および低電位側の
電源線（負電源線）６が配設されている。第１図では省
略しであるが、データ信号線３に対して、さらに必要な
らクロック信号線４に対しても、電源線５．６を利用し
た交流的接地線が隣接して配設されて、信号線が所望の
伝搬特性を持つように設定されている。その様な信号線
の具体的構造例を、以下に詳細に説明する。
第２図は一実施例の信号線構造である。第２図（ａ）は
−本の信号線部の平面図であり、同図（ｂ）（ｅ）およ
び（ｄ）はそれぞれ（ａ）のＡ−Ａ’Ｂ−Ｂ’およびｃ
−ｃ’断面図である。基板１上には、２層の金属による
直流電源線１１１゜１１２が間に誘電体層１２を挾んで
積層形成されている。これら直流電源線１１１，１１２
の一方が高電位側電源線（例えば正電源ＶＣＣ線）であ
り、他方が低電位側電源線（接地電源ＶＳＳ線）である
。
−本の信号線部の平面図であり、同図（ｂ）（ｅ）およ
び（ｄ）はそれぞれ（ａ）のＡ−Ａ’Ｂ−Ｂ’およびｃ
−ｃ’断面図である。基板１上には、２層の金属による
直流電源線１１１゜１１２が間に誘電体層１２を挾んで
積層形成されている。これら直流電源線１１１，１１２
の一方が高電位側電源線（例えば正電源ＶＣＣ線）であ
り、他方が低電位側電源線（接地電源ＶＳＳ線）である
。
これら直流電源線１１１．１１２が組となって交流的接
地線１１として用いられる。すなわちこの交流的接地線
１１上に、所定間隔をもって、第３層の金属により信号
線１４が配設されている。信号線１４は、エアブリッジ
構造、すなわち交流的接地線１１に対して所定の高さＨ
に設定された空間１４により分離された構造を有する。
地線１１として用いられる。すなわちこの交流的接地線
１１上に、所定間隔をもって、第３層の金属により信号
線１４が配設されている。信号線１４は、エアブリッジ
構造、すなわち交流的接地線１１に対して所定の高さＨ
に設定された空間１４により分離された構造を有する。
信号線１４の線幅Ｗは交流的接地線１１のそれに比べて
小さい。信号線１４は所定の機械的強度を持たせるため
、長手方向に所定間隔をおいて橋脚部１５が形成されて
いる。橋脚部１５では、下地の交流的接地線１１は除去
されており、この除去部１６で信号線１４が誘電体層１
２に支えられて橋脚部１５を構成している。
小さい。信号線１４は所定の機械的強度を持たせるため
、長手方向に所定間隔をおいて橋脚部１５が形成されて
いる。橋脚部１５では、下地の交流的接地線１１は除去
されており、この除去部１６で信号線１４が誘電体層１
２に支えられて橋脚部１５を構成している。
この様にこの実施例においては、信号線１４は、交流的
接地線１１と一体のものとして配設されて所望の伝搬特
性を持つ伝送線路として構成されている。従ってこの信
号線１４により接続される回路ユニット或いは回路素子
間で信号の反射や遅延が制御されて、回路の超高速動作
が可能になる。
接地線１１と一体のものとして配設されて所望の伝搬特
性を持つ伝送線路として構成されている。従ってこの信
号線１４により接続される回路ユニット或いは回路素子
間で信号の反射や遅延が制御されて、回路の超高速動作
が可能になる。
また交流的接地線１１は、二層の直流電源線であって、
誘電体層１２の誘電率や厚みにより電源インピーダンス
を十分小さくして電源ノイズに強い電源線が得られる。
誘電体層１２の誘電率や厚みにより電源インピーダンス
を十分小さくして電源ノイズに強い電源線が得られる。
さらにこの構造は、信号線と電源線が一体化されている
ので、配線全体を小形化できる事になる。
ので、配線全体を小形化できる事になる。
またこの実施例の場合、信号線１４の橋脚部１５は、交
流的接地線１１の除去部１６に形成されていて、キャパ
シタンスの不要な増加をおさえる工夫がなされている。
流的接地線１１の除去部１６に形成されていて、キャパ
シタンスの不要な増加をおさえる工夫がなされている。
これも、回路ユニットによる信号処理の高速化に寄与し
ている。さらのこの実施例によれば、信号線と電源線が
組として配設されるため、集積回路チップの面積縮小、
チップ面積の減少に伴うコストダウンの効果も期待でき
る。また高周波の配線と電源の配線が同時進行で設計す
る事ができるため、設計時間の短縮、設計ミスの低減に
も貢献できる。
ている。さらのこの実施例によれば、信号線と電源線が
組として配設されるため、集積回路チップの面積縮小、
チップ面積の減少に伴うコストダウンの効果も期待でき
る。また高周波の配線と電源の配線が同時進行で設計す
る事ができるため、設計時間の短縮、設計ミスの低減に
も貢献できる。
第３図は、他の実施例での信号線部の構造を示す。（ａ
）は平面図であり、（ｂ） 、 （ｅ）および（ｄ）は
それぞれ（ａ）のＡ−Ａ’、Ｂ−Ｂ’およびｃ−ｃ’断
面図である。第２図と対応する部分には第２図と同一符
号を付して詳細な説明は省略する。この実施例では、基
本的に先の実施例と同様の構造を持つ２本の平行な信号
線１４１，１４２が、共通の交流的接地線１１上に配設
されて、伝送線路が構成されている。ここで２本の信号
線１４１，１４２のそれぞれの橋脚部１５１゜１５２は
、互いに隣接しないように、その配置が考慮されている
。
）は平面図であり、（ｂ） 、 （ｅ）および（ｄ）は
それぞれ（ａ）のＡ−Ａ’、Ｂ−Ｂ’およびｃ−ｃ’断
面図である。第２図と対応する部分には第２図と同一符
号を付して詳細な説明は省略する。この実施例では、基
本的に先の実施例と同様の構造を持つ２本の平行な信号
線１４１，１４２が、共通の交流的接地線１１上に配設
されて、伝送線路が構成されている。ここで２本の信号
線１４１，１４２のそれぞれの橋脚部１５１゜１５２は
、互いに隣接しないように、その配置が考慮されている
。
信号線１４１，１４２はエアブリッジ構造を有するから
、基本的に線間の電磁結合は非常に弱く、したがってク
ロストークに強い。しかし橋脚部１５１．１５２には誘
電体があるから、各信号線１４１．１４２の橋脚部１５
１，１５２が隣接する状態になると、完全に空間で分離
されている場合に比べて電磁結合が大きくなる。共通の
交流的接地線１１上に平行に走る信号線１４，１４２に
ついて、この実施例のように橋脚部が隣接しないように
配慮することによって、クロストークを一層小さいもの
とする事ができる。
、基本的に線間の電磁結合は非常に弱く、したがってク
ロストークに強い。しかし橋脚部１５１．１５２には誘
電体があるから、各信号線１４１．１４２の橋脚部１５
１，１５２が隣接する状態になると、完全に空間で分離
されている場合に比べて電磁結合が大きくなる。共通の
交流的接地線１１上に平行に走る信号線１４，１４２に
ついて、この実施例のように橋脚部が隣接しないように
配慮することによって、クロストークを一層小さいもの
とする事ができる。
３本以上の信号線を同様にして平行に配設する場合にも
、同様の配慮をすることによって、クロストークの低減
が可能である。
、同様の配慮をすることによって、クロストークの低減
が可能である。
第４図は他の実施例の信号線構造である。第４図（ａ）
は平面図であり、同図（ｂ）はそのＡ−Ａ’断面図であ
る。この実施例では、これまでに説明した実施例と異な
り、交流的接地線１１に対してその側方に隣接する状態
で信号線１４が配設されている。信号線１４は絶縁膜１
７上に形成されて、この実施例の場合交流的接地線１１
を構成する電源線１１１，１１２のうち上部電源線１１
２の側方に位置するようになっている。絶縁膜１７は交
流的接地線１１部の誘電体層１２と同じものであっても
よいし、別工程で形成されたものでもよいが、信号線１
３の交流的接地線１１と対向する側の側面に一致させて
、パターン形成されている。
は平面図であり、同図（ｂ）はそのＡ−Ａ’断面図であ
る。この実施例では、これまでに説明した実施例と異な
り、交流的接地線１１に対してその側方に隣接する状態
で信号線１４が配設されている。信号線１４は絶縁膜１
７上に形成されて、この実施例の場合交流的接地線１１
を構成する電源線１１１，１１２のうち上部電源線１１
２の側方に位置するようになっている。絶縁膜１７は交
流的接地線１１部の誘電体層１２と同じものであっても
よいし、別工程で形成されたものでもよいが、信号線１
３の交流的接地線１１と対向する側の側面に一致させて
、パターン形成されている。
したがって信号線１４は交流的接地線１１に対して、実
質的に先の各実施例の略同様に空間を介して隣接する状
態となる。
質的に先の各実施例の略同様に空間を介して隣接する状
態となる。
この実施例のように信号線１４を交流的接地線１１上に
重ねなくても、両者の間隔や線幅によって所望の伝搬特
性を持たせることができる。
重ねなくても、両者の間隔や線幅によって所望の伝搬特
性を持たせることができる。
第５図は、第４図の構造を拡張した実施例の信号線描造
である。第５図（ａ）は平面図であり、同図（ｂ）はそ
のＡ−Ａ’断面図である。この実施例が先にしめした実
施例と異なる点は、交流的接地線１１を共有してその両
側に、対称構造、対称パターンをもって信号線１４１，
１４２を配設していることである。
である。第５図（ａ）は平面図であり、同図（ｂ）はそ
のＡ−Ａ’断面図である。この実施例が先にしめした実
施例と異なる点は、交流的接地線１１を共有してその両
側に、対称構造、対称パターンをもって信号線１４１，
１４２を配設していることである。
この実施例によれば、二つの信号線１４１゜１４２は同
じ伝送特性を持つため、相補的信号を扱う場合に特に好
ましい。例えばバイポーラトランジスタを用いた高速論
理回路の基本回路であるＥＣＬ回路や、ＦＥＴを用いる
高速論理回路の基本回路である５ＣＦＬ回路の様な相補
的な動作を行う回路に用いて好都合である。相補的動作
を行う回路においては互いに逆相の信号が２つの信号線
路を通じて入力され一つの論理処理を行った後、やはり
相補的な信号として出力される。この時、−の機能回路
ユニットには２つの信号線と一組の電源配線が必要であ
る。この実施例では、これらを一つのセットとして満た
しているだけでなく、それぞれの信号線を伝送線路とし
て取り扱える様にしているため、高速動作にとってきわ
めて都合がよい。また、２つの信号線１４１，１４２は
交流的接地線１１をはさんだ両側に形成されているため
、クロストークなどを発生させる電磁結合はほとんどな
い。
じ伝送特性を持つため、相補的信号を扱う場合に特に好
ましい。例えばバイポーラトランジスタを用いた高速論
理回路の基本回路であるＥＣＬ回路や、ＦＥＴを用いる
高速論理回路の基本回路である５ＣＦＬ回路の様な相補
的な動作を行う回路に用いて好都合である。相補的動作
を行う回路においては互いに逆相の信号が２つの信号線
路を通じて入力され一つの論理処理を行った後、やはり
相補的な信号として出力される。この時、−の機能回路
ユニットには２つの信号線と一組の電源配線が必要であ
る。この実施例では、これらを一つのセットとして満た
しているだけでなく、それぞれの信号線を伝送線路とし
て取り扱える様にしているため、高速動作にとってきわ
めて都合がよい。また、２つの信号線１４１，１４２は
交流的接地線１１をはさんだ両側に形成されているため
、クロストークなどを発生させる電磁結合はほとんどな
い。
［発明の効果］
以上詳述したように本発明によれば、信号線を電源線と
一体のものとして伝送線路を構成することによって、基
板面を有効利用して配線を形成した、超高速動作可能な
集積回路を実現することができる。
一体のものとして伝送線路を構成することによって、基
板面を有効利用して配線を形成した、超高速動作可能な
集積回路を実現することができる。
第１図は本発明の一実施例の集積回路の概略構成を示す
図、 第２図（ａ）〜（ｄ）はその信号線部の構成例を示す図
、 第３図（ａ）〜（ｄ）は信号線部の他の構成例を示す図
、 第４図（ａ） （ｂ）は信号線部のさらに他の構成例を
示す図、 第５図（ａ） （ｂ）は信号線部のさらに他の構成例を
示す図である。 １・・・基板、２（２１，２２，・・・）・・・回路ユ
ニ・ソト、３・・・データ信号線、４・・・クロ・ツク
線、５，６・・・電源線、１１・・・交流的接地線、１
１１・・・高電位側直流電源線、１１２・・・低電位側
直流電源線、１２・・・誘電体層、１３・・・空間、１
４（１４１゜１４２）・・・信号線、１５ （１５１，
１５２）・・・橋脚部、１６ （１６１，１６２）・・
・配線除去部、１７・・・絶縁膜。 出願人代理人 弁理士 鈴江武彦 く」 一一一ノーーー） ｔ− 第 図
図、 第２図（ａ）〜（ｄ）はその信号線部の構成例を示す図
、 第３図（ａ）〜（ｄ）は信号線部の他の構成例を示す図
、 第４図（ａ） （ｂ）は信号線部のさらに他の構成例を
示す図、 第５図（ａ） （ｂ）は信号線部のさらに他の構成例を
示す図である。 １・・・基板、２（２１，２２，・・・）・・・回路ユ
ニ・ソト、３・・・データ信号線、４・・・クロ・ツク
線、５，６・・・電源線、１１・・・交流的接地線、１
１１・・・高電位側直流電源線、１１２・・・低電位側
直流電源線、１２・・・誘電体層、１３・・・空間、１
４（１４１゜１４２）・・・信号線、１５ （１５１，
１５２）・・・橋脚部、１６ （１６１，１６２）・・
・配線除去部、１７・・・絶縁膜。 出願人代理人 弁理士 鈴江武彦 く」 一一一ノーーー） ｔ− 第 図
Claims (7)
- （１）基板と、 この基板上に配置された複数の回路素子または回路ユニ
ットと、 これらの回路素子または回路ユニットの端子間、または
それらの端子と外部との接続端子との間に配設された複
数の信号線と、 これらの各信号線に近接して配設され、誘電体層により
上下に分離されて一方が高電位側の直流電源線、他方が
低電位側の直流電源線となる二層により構成された、信
号線の伝搬特性を決定する交流的接地線と、 を有することを特徴とする集積回路装置。 - （２）前記信号線がエアブリッジ構造をもって前記交流
的接地線の上に近接して配設されていることを特徴とす
る請求項１記載の集積回路装置。 - （３）前記信号線がエアブリッジ構造をもって前記交流
的接地線上に重ねて形成され、その信号線を支える橋脚
部において前記交流的接地線が一部除去されていること
を特徴とする請求項１記載の集積回路装置。 - （４）前記複数の信号線の中に第１、第２の信号線部が
隣接して平行に走る部分を有し、これら第１、第２の信
号線部が共通の交流的接地線の上にそれぞれエアブリッ
ジ構造をもって形成されていることを特徴とする請求項
１記載の集積回路装置。 - （５）前記第１、第２の信号線部をそれぞれ支える橋脚
部が互いに隣接しないように配置されていることを特徴
とする請求項４記載の集積回路装置。 - （６）前記信号線が前記交流的接地線の側方に近接して
、前記基板上に絶縁膜を介して配設されていることを特
徴とする請求項１記載の集積回路装置。 - （７）前記複数の信号線の中に第１、第２の信号線部が
平行に走る部分を有し、これら第１、第２の信号線部が
これらの間に共通の交流的接地線を挟んで、それぞれ前
記基板上に絶縁膜を介して配設されていることを特徴と
する請求項１記載の集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2172705A JP3031966B2 (ja) | 1990-07-02 | 1990-07-02 | 集積回路装置 |
| EP91306007A EP0467553A1 (en) | 1990-07-02 | 1991-07-02 | Integrated circuit device having signal wiring structure of ultrahigh-speed performance |
| US08/026,195 US5384486A (en) | 1990-07-02 | 1993-02-26 | Integrated circuit device having signal wiring structure of ultrahigh-speed performance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2172705A JP3031966B2 (ja) | 1990-07-02 | 1990-07-02 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0462955A true JPH0462955A (ja) | 1992-02-27 |
| JP3031966B2 JP3031966B2 (ja) | 2000-04-10 |
Family
ID=15946817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2172705A Expired - Fee Related JP3031966B2 (ja) | 1990-07-02 | 1990-07-02 | 集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5384486A (ja) |
| EP (1) | EP0467553A1 (ja) |
| JP (1) | JP3031966B2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3208624B2 (ja) * | 1993-11-25 | 2001-09-17 | ソニー株式会社 | 半導体記憶装置 |
| US5665644A (en) * | 1995-11-03 | 1997-09-09 | Micron Technology, Inc. | Semiconductor processing method of forming electrically conductive interconnect lines and integrated circuitry |
| US6087728A (en) * | 1996-06-27 | 2000-07-11 | Intel Corporation | Interconnect design with controlled inductance |
| US6091150A (en) * | 1996-09-03 | 2000-07-18 | Micron Technology, Inc. | Integrated circuitry comprising electrically insulative material over interconnect line tops, sidewalls and bottoms |
| JPH1098152A (ja) * | 1996-09-19 | 1998-04-14 | Toshiba Corp | マイクロ波集積回路装置 |
| JP3608640B2 (ja) * | 1997-05-12 | 2005-01-12 | 株式会社リコー | 半導体装置およびその実装方法 |
| US8021976B2 (en) * | 2002-10-15 | 2011-09-20 | Megica Corporation | Method of wire bonding over active area of a semiconductor circuit |
| US6211541B1 (en) | 1999-02-01 | 2001-04-03 | Lucent Technologies, Inc. | Article for de-embedding parasitics in integrated circuits |
| US6194750B1 (en) * | 1999-02-01 | 2001-02-27 | Lucent Technologies, Inc. | Integrated circuit comprising means for high frequency signal transmission |
| US6180995B1 (en) * | 1999-05-06 | 2001-01-30 | Spectrian Corporation | Integrated passive devices with reduced parasitic substrate capacitance |
| JP3586435B2 (ja) * | 2001-03-30 | 2004-11-10 | ユーディナデバイス株式会社 | 高周波半導体装置 |
| JP3818864B2 (ja) * | 2001-03-30 | 2006-09-06 | ユーディナデバイス株式会社 | 高周波半導体装置 |
| US6952044B2 (en) * | 2002-05-31 | 2005-10-04 | Motorola, Inc. | Monolithic bridge capacitor |
| US9680232B2 (en) | 2012-05-07 | 2017-06-13 | Qualcomm Incorporated | Graded-ground design in a millimeter-wave radio module |
| US9871012B2 (en) | 2012-08-31 | 2018-01-16 | Qualcomm Incorporated | Method and apparatus for routing die signals using external interconnects |
| US10522087B2 (en) * | 2017-09-15 | 2019-12-31 | Apple Inc. | Display having gate driver bootstrapping circuitry with enhanced-efficiency |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4834686A (ja) * | 1971-09-09 | 1973-05-21 | ||
| US4481487A (en) * | 1981-08-14 | 1984-11-06 | Texas Instruments Incorporated | Monolithic microwave wide-band VCO |
| JPS60192359A (ja) * | 1984-03-14 | 1985-09-30 | Nec Corp | 半導体メモリ装置 |
| JPS60206161A (ja) * | 1984-03-30 | 1985-10-17 | Toshiba Corp | 半導体集積回路 |
| JPS62188399A (ja) * | 1986-02-14 | 1987-08-17 | 日本電気株式会社 | セラミツク配線基板 |
| US4866507A (en) * | 1986-05-19 | 1989-09-12 | International Business Machines Corporation | Module for packaging semiconductor integrated circuit chips on a base substrate |
| US4972250A (en) * | 1987-03-02 | 1990-11-20 | Microwave Technology, Inc. | Protective coating useful as passivation layer for semiconductor devices |
| JP2606845B2 (ja) * | 1987-06-19 | 1997-05-07 | 富士通株式会社 | 半導体集積回路 |
| JPH0783053B2 (ja) * | 1987-06-19 | 1995-09-06 | 三菱電機株式会社 | 半導体装置 |
| JPS6481343A (en) * | 1987-09-24 | 1989-03-27 | Nec Corp | Manufacture of integrated circuit |
| JPH0727968B2 (ja) * | 1988-12-20 | 1995-03-29 | 株式会社東芝 | 半導体集積回路装置 |
| US5075253A (en) * | 1989-04-12 | 1991-12-24 | Advanced Micro Devices, Inc. | Method of coplanar integration of semiconductor IC devices |
| US5112761A (en) * | 1990-01-10 | 1992-05-12 | Microunity Systems Engineering | Bicmos process utilizing planarization technique |
| US5027189A (en) * | 1990-01-10 | 1991-06-25 | Hughes Aircraft Company | Integrated circuit solder die-attach design and method |
-
1990
- 1990-07-02 JP JP2172705A patent/JP3031966B2/ja not_active Expired - Fee Related
-
1991
- 1991-07-02 EP EP91306007A patent/EP0467553A1/en not_active Ceased
-
1993
- 1993-02-26 US US08/026,195 patent/US5384486A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3031966B2 (ja) | 2000-04-10 |
| EP0467553A1 (en) | 1992-01-22 |
| US5384486A (en) | 1995-01-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0462955A (ja) | 集積回路装置 | |
| US6674347B1 (en) | Multi-layer substrate suppressing an unwanted transmission mode | |
| US4725878A (en) | Semiconductor device | |
| JP2005183949A (ja) | 低クロストークノイズのプリント回路ボード、及びその製造方法 | |
| JPH1154921A (ja) | 多層配線基板 | |
| GB2324411A (en) | Lead frame structure and semiconductor package | |
| EP0660433B1 (en) | High-frequency choke circuit | |
| US5777528A (en) | Mode suppressing coplanar waveguide transition and method | |
| JPH07297609A (ja) | 半導体装置 | |
| JPH0536857A (ja) | 半導体集積回路実装基板 | |
| US20030127728A1 (en) | Concurrent electrical signal wiring optimization for an electronic package | |
| TWI287291B (en) | High frequency semiconductor device | |
| EP0703617B1 (en) | High frequency monolithic integrated circuit | |
| US5998817A (en) | High power prematched MMIC transistor with improved ground potential continuity | |
| JPH0530069B2 (ja) | ||
| JP4377725B2 (ja) | 高周波用配線基板 | |
| JP2002368355A (ja) | プリント配線板 | |
| JP3586435B2 (ja) | 高周波半導体装置 | |
| US7485966B2 (en) | Via connection structure with a compensative area on the reference plane | |
| US7586195B2 (en) | Semiconductor device | |
| US20020039267A1 (en) | Wiring board and electronic equipment | |
| JPH03158002A (ja) | 半導体装置 | |
| JPH0254540A (ja) | 電界効果トランジスタの電極構造 | |
| JP2812263B2 (ja) | 高周波回路 | |
| JPH10189593A (ja) | 基準平面金属化層を有する集積回路電気装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |