JPH025485A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH025485A JPH025485A JP63155595A JP15559588A JPH025485A JP H025485 A JPH025485 A JP H025485A JP 63155595 A JP63155595 A JP 63155595A JP 15559588 A JP15559588 A JP 15559588A JP H025485 A JPH025485 A JP H025485A
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- Japan
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- high concentration
- substrate
- concentration layer
- low concentration
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本考案は、大電力用の電界効果型トランジスタ（以下、
パワーＭＯＳ Ｆ ＥＴという）に関する。
パワーＭＯＳ Ｆ ＥＴという）に関する。
［従来の技術］
大電流用のパワーＭＯ３ＦＥＴには第３図に示すような
構造のものがある。このパワーＭＯ３ＦＥＴは、高濃度
基板（Ｎ”） １００上に低濃度のエピタキシャル成
長層（Ｎ−）１０１を形成し、該エピタキシャル成長層
１０１に一対のソース層（Ｎ”＞１０２，１０２とチャ
ンネル領域１０６゜１０６となる低濃度層（ｐ−＞１０
３，１０３が二重拡散によって形成されている。そして
、高濃度基板１００裏面にドレイン電極１０８が、ソー
ス１ｉ１０２，１０２にソース電極１０７．１０７が、
該ソース電極１０７，１０７間にゲート酸化膜１０４を
介してゲート電極１０５が形成されている。
構造のものがある。このパワーＭＯ３ＦＥＴは、高濃度
基板（Ｎ”） １００上に低濃度のエピタキシャル成
長層（Ｎ−）１０１を形成し、該エピタキシャル成長層
１０１に一対のソース層（Ｎ”＞１０２，１０２とチャ
ンネル領域１０６゜１０６となる低濃度層（ｐ−＞１０
３，１０３が二重拡散によって形成されている。そして
、高濃度基板１００裏面にドレイン電極１０８が、ソー
ス１ｉ１０２，１０２にソース電極１０７．１０７が、
該ソース電極１０７，１０７間にゲート酸化膜１０４を
介してゲート電極１０５が形成されている。
このようなパワーＭＯＳ Ｆ ＥＴでは、高濃度基板１
００の下面のドレイン電極１０８からエピタキシャル成
長層１０１、チャンネル領域１０６を通ってソース層１
０２のソース電極１０７に電流が流れるものである。
００の下面のドレイン電極１０８からエピタキシャル成
長層１０１、チャンネル領域１０６を通ってソース層１
０２のソース電極１０７に電流が流れるものである。
このパワーＭＯ３ＦＥＴにおける動作抵抗ＲＯＭは、高
濃度基板１００の内部抵抗ＲＳｕｂとエピタキシャル成
長層１０１の内部抵抗Ｒｅｐｔとチャンネル領域１０６
の内部抵抗ＲＣＨとソース１０２の内部抵抗ＲＳのそれ
ぞれの総和で示される。この場合、高濃度基板１００の
内部抵抗ＲＳｕｂ及びソース１０２の内部抵抗Ｒ５が、
エピタキシャル成長層１０１の内部抵抗Ｒｅｐｉ及びチ
ャンネル領域１０６の内部抵抗ＲＣＨと比べ極めて小さ
いため、動作抵抗ＲＯＭは近似的に、 ＲＯＮ＃ ＲＣｌｌ Ｒｅｐｉ で示される。
濃度基板１００の内部抵抗ＲＳｕｂとエピタキシャル成
長層１０１の内部抵抗Ｒｅｐｔとチャンネル領域１０６
の内部抵抗ＲＣＨとソース１０２の内部抵抗ＲＳのそれ
ぞれの総和で示される。この場合、高濃度基板１００の
内部抵抗ＲＳｕｂ及びソース１０２の内部抵抗Ｒ５が、
エピタキシャル成長層１０１の内部抵抗Ｒｅｐｉ及びチ
ャンネル領域１０６の内部抵抗ＲＣＨと比べ極めて小さ
いため、動作抵抗ＲＯＭは近似的に、 ＲＯＮ＃ ＲＣｌｌ Ｒｅｐｉ で示される。
［発明が解決しようとする諜８３
一般にパワーＭＯ３ＦＥＴの大電流化を図るためには、
動作抵抗ＲＯＮを低減させればよい、そのためには、チ
ャンネル領域１０６の幅を狭くすることが考えられるが
、このチャンネル領域１０６の幅を変えるとゲート電流
の変動が顕著に現れるため設計変更が難しく、また、耐
圧にも影響を与え易いといった問題があった。さらに、
エピタキシャル成長Ｎｌ０１の内部抵抗Ｒｅｐｉを減少
させると動作抵抗ＲＯＮが低くなるので、該エピタキシ
ャル成長層１０１を薄くすることが考えられるが、この
場合、薄くシ過ぎると一点鎖線で示すような空乏層１０
９が高濃度層１００に達し易くなるので耐圧低下につな
がるといった問題があった。
動作抵抗ＲＯＮを低減させればよい、そのためには、チ
ャンネル領域１０６の幅を狭くすることが考えられるが
、このチャンネル領域１０６の幅を変えるとゲート電流
の変動が顕著に現れるため設計変更が難しく、また、耐
圧にも影響を与え易いといった問題があった。さらに、
エピタキシャル成長Ｎｌ０１の内部抵抗Ｒｅｐｉを減少
させると動作抵抗ＲＯＮが低くなるので、該エピタキシ
ャル成長層１０１を薄くすることが考えられるが、この
場合、薄くシ過ぎると一点鎖線で示すような空乏層１０
９が高濃度層１００に達し易くなるので耐圧低下につな
がるといった問題があった。
本発明は上記問題に鑑みてなされたもので、その目的と
するところは、動作抵抗ＲＯＭを低減させ、大電流化の
図られたパワーＭＯＳ Ｆ ＥＴを提供することにある
。
するところは、動作抵抗ＲＯＭを低減させ、大電流化の
図られたパワーＭＯＳ Ｆ ＥＴを提供することにある
。
［課題を解決するための手段］
上記目的を達成するために、本発明の半導体装置は、一
導電形の高濃度基板上に一導電形の低濃度層を形成し、
咳低濃度層に他導電形のチャンネル領域を設けると共に
一導電形のソース層を形成し、それぞれにゲート電極と
ソース電極とを設けてなる半導体装置であって、上記低
濃度層の上記ゲート電極の直下位置に、上記高１度基板
に接する一導電形の高濃度層を形成したことを特徴とす
る。
導電形の高濃度基板上に一導電形の低濃度層を形成し、
咳低濃度層に他導電形のチャンネル領域を設けると共に
一導電形のソース層を形成し、それぞれにゲート電極と
ソース電極とを設けてなる半導体装置であって、上記低
濃度層の上記ゲート電極の直下位置に、上記高１度基板
に接する一導電形の高濃度層を形成したことを特徴とす
る。
［作用］
上記半導体装置では、一導電形の低濃度層のゲート電極
が形成される直下位置に、上記高濃度基板に接する一導
電形の高濃度層を形成したため、電流の流れる低濃度層
の実効的な厚みだけが短くなり、低濃度層の内部抵抗が
減少され、半導体装置全体の動作抵抗が減少できる。こ
の場合、空乏層の延びに影響を及ぼさない位置で高濃度
基板より盛り上がった高濃度層となるので耐圧低下の心
配はない。
が形成される直下位置に、上記高濃度基板に接する一導
電形の高濃度層を形成したため、電流の流れる低濃度層
の実効的な厚みだけが短くなり、低濃度層の内部抵抗が
減少され、半導体装置全体の動作抵抗が減少できる。こ
の場合、空乏層の延びに影響を及ぼさない位置で高濃度
基板より盛り上がった高濃度層となるので耐圧低下の心
配はない。
［実施例］
以下、図面を参照して本発明の一実施例を説明する。
第１図は本発明の一実施例にかかる半導体装置の断面図
であり、大電流用の電界効果型トランジスタを示してい
る。図において、１は基板抵抗が百分の数Ω１程度の高
濃度基板（Ｎ”）であり、裏面に金等のドレイン電極２
が形成されている。
であり、大電流用の電界効果型トランジスタを示してい
る。図において、１は基板抵抗が百分の数Ω１程度の高
濃度基板（Ｎ”）であり、裏面に金等のドレイン電極２
が形成されている。
そして、謹直濃度基板１上方には内部抵抗が数Ω１〜数
十Ω口程度と比較的高い低濃度のエピタキシャル成長層
（Ｎ−）３が形成されており、該エピタキシャル成長層
３に一対のチャンネル領域４ａ、４ａとなる低濃度層（
ｐ−）４．４とソース層（Ｎ” ）５．５が二重拡散に
よって形成されている。該ソース層５．５上方にはソー
ス電極９゜９が形成され、該ソース雪掻９．９間にゲー
ト酸化膜６を介してゲート電極７が形成されている。
十Ω口程度と比較的高い低濃度のエピタキシャル成長層
（Ｎ−）３が形成されており、該エピタキシャル成長層
３に一対のチャンネル領域４ａ、４ａとなる低濃度層（
ｐ−）４．４とソース層（Ｎ” ）５．５が二重拡散に
よって形成されている。該ソース層５．５上方にはソー
ス電極９゜９が形成され、該ソース雪掻９．９間にゲー
ト酸化膜６を介してゲート電極７が形成されている。
さらに、前記低濃度Ｎ３のゲート電極７が形成される直
下位置には、高濃度基板ｌに接してリン等の不純物が埋
込拡散された高４度層（Ｎ” ＞８が盛り上がって形成
されている。
下位置には、高濃度基板ｌに接してリン等の不純物が埋
込拡散された高４度層（Ｎ” ＞８が盛り上がって形成
されている。
上記構成のパワーＭＯＳ Ｆ ＥＴでは、その動作抵抗
をＲＯＮとし、各層の内部抵抗を第２図に示すように、
高濃度基板１の内部抵抗及び高濃度Ｎ８の内部抵抗をＲ
５ｕｂ 、 Ｒｈ 、エピタキシャル成長層３の内部
抵抗をＲｅｐｉ 、チャンネル領域４ａの内部抵抗をＲ
Ｃｌｌ、ソース層５の内部抵抗をＲ５とすると、このパ
ワーＭＯＳ Ｆ ＥＴの動作抵抗ＲＯＮは、 ＲＯＮ＃Ｒ５ｕｂ ＋Ｒｈ ＋Ｒｅｐｉ ＋ＲＣＨ＋Ｒ
３で示される。このとき、高濃度基板１及び高濃度層８
の内部抵抗Ｒ５ｕｂ 、 Ｒｈ及びソース５層の内部
抵抗Ｒ３は、チャンネル領域４ａの内部抵抗ＲＣＨ及び
エピタキシャル成長層３の内部抵抗をＲｅｐｉ と比べ
て小さいので、動作抵抗ＲＯＮは、ＲＯＮ＃ Ｒｅｐｉ
＋ ＲＣＨ で近似される。
をＲＯＮとし、各層の内部抵抗を第２図に示すように、
高濃度基板１の内部抵抗及び高濃度Ｎ８の内部抵抗をＲ
５ｕｂ 、 Ｒｈ 、エピタキシャル成長層３の内部
抵抗をＲｅｐｉ 、チャンネル領域４ａの内部抵抗をＲ
Ｃｌｌ、ソース層５の内部抵抗をＲ５とすると、このパ
ワーＭＯＳ Ｆ ＥＴの動作抵抗ＲＯＮは、 ＲＯＮ＃Ｒ５ｕｂ ＋Ｒｈ ＋Ｒｅｐｉ ＋ＲＣＨ＋Ｒ
３で示される。このとき、高濃度基板１及び高濃度層８
の内部抵抗Ｒ５ｕｂ 、 Ｒｈ及びソース５層の内部
抵抗Ｒ３は、チャンネル領域４ａの内部抵抗ＲＣＨ及び
エピタキシャル成長層３の内部抵抗をＲｅｐｉ と比べ
て小さいので、動作抵抗ＲＯＮは、ＲＯＮ＃ Ｒｅｐｉ
＋ ＲＣＨ で近似される。
本発明のパワーＭＯ３ＦＥＴでは、高濃度Ｎ８が高濃度
基板１より盛り上がった状態でエピタキシャル成長層３
に形成されるので、該エピタキシャル成長層３の低濃度
層の厚みが従来のパワーＭＯ３ＦＥＴと比べ薄くなる。
基板１より盛り上がった状態でエピタキシャル成長層３
に形成されるので、該エピタキシャル成長層３の低濃度
層の厚みが従来のパワーＭＯ３ＦＥＴと比べ薄くなる。
従って、動作時にはエピタキシャル成長層３の内部抵抗
Ｒｅｐｉが低減されるので、全体としての動作抵抗ＲＯ
Ｍが従来のパワーＭＯ３ＦＥＴと比べ減少されたものと
なり、大電流化の図られたパワーＭＯ３ＦＥＴとなる。
Ｒｅｐｉが低減されるので、全体としての動作抵抗ＲＯ
Ｍが従来のパワーＭＯ３ＦＥＴと比べ減少されたものと
なり、大電流化の図られたパワーＭＯ３ＦＥＴとなる。
一方、逆バイアス時には、第２図に一点鎖線で示すよう
に、エピタキシャル成長層３と低濃度層４との境界から
高１度基板１に向かってエピタキシャル成長層３内に空
乏層１０が形成される。このとき空乏層１０は低濃度層
４を基準に延びるので、ゲート電極７直下位置では盛り
上がった状態で形成されるため、高濃度基板１上に形成
された高濃度層８を回避したものとなる。従って、この
高濃度層８によって空乏層１０の延びが妨げられないの
で耐圧低下の心配がなく、従来のパワーＭＯ３ＦＥＴと
同様の耐圧が得られるので問題はない。
に、エピタキシャル成長層３と低濃度層４との境界から
高１度基板１に向かってエピタキシャル成長層３内に空
乏層１０が形成される。このとき空乏層１０は低濃度層
４を基準に延びるので、ゲート電極７直下位置では盛り
上がった状態で形成されるため、高濃度基板１上に形成
された高濃度層８を回避したものとなる。従って、この
高濃度層８によって空乏層１０の延びが妨げられないの
で耐圧低下の心配がなく、従来のパワーＭＯ３ＦＥＴと
同様の耐圧が得られるので問題はない。
上記高濃度基板１に盛り上がって形成される高濃度層８
は、例えば埋込拡散等によって形成される。即ち、高濃
度基板ｌの上記ゲート電極７が形成される直下位置とな
る部分に、例えばリン等の不純物を高濃度で注入又は埋
込拡散する。そして、核部濃度基板１上にエピタキシャ
ル成長層３を形成すると、熱拡散係数の差異により上記
リン等の不純物が拡散されて高濃度層（Ｎ” ”）８が
盛り上がり形成される。その後、エピタキシャル成長層
３にチャンネル領域４ａ、４ａとなる低濃度層（ｐ−）
４．４とソース層（Ｎ’）５．５を二重拡散して形成し
、該ソース５，５にソース電極９゜９を、該ソース電極
９．９間にゲート酸化膜６を介してゲート電極７を形成
する。従って、特に複雑な製造工程もなく、比較的簡単
に低濃度層３のゲート電極７の形成される直下位置に、
高濃度基板ｌに接する高濃度層８を盛り上げて形成する
ことができる。
は、例えば埋込拡散等によって形成される。即ち、高濃
度基板ｌの上記ゲート電極７が形成される直下位置とな
る部分に、例えばリン等の不純物を高濃度で注入又は埋
込拡散する。そして、核部濃度基板１上にエピタキシャ
ル成長層３を形成すると、熱拡散係数の差異により上記
リン等の不純物が拡散されて高濃度層（Ｎ” ”）８が
盛り上がり形成される。その後、エピタキシャル成長層
３にチャンネル領域４ａ、４ａとなる低濃度層（ｐ−）
４．４とソース層（Ｎ’）５．５を二重拡散して形成し
、該ソース５，５にソース電極９゜９を、該ソース電極
９．９間にゲート酸化膜６を介してゲート電極７を形成
する。従って、特に複雑な製造工程もなく、比較的簡単
に低濃度層３のゲート電極７の形成される直下位置に、
高濃度基板ｌに接する高濃度層８を盛り上げて形成する
ことができる。
［発明の効果］
以上の説明から明かなように、本発明の半導体装では、
一導電形の低濃度層のチャンネル領域までの距離が短く
なるため、内部抵抗が減少され、半導体装置全体として
の動作抵抗が低減されて大電流化が図られ、空乏層によ
る耐圧低下も生じないといった効果を奏する。
一導電形の低濃度層のチャンネル領域までの距離が短く
なるため、内部抵抗が減少され、半導体装置全体として
の動作抵抗が低減されて大電流化が図られ、空乏層によ
る耐圧低下も生じないといった効果を奏する。
【図面の簡単な説明】
第１図は本発明の半導体装置の一実施例にかかるパワー
用電界効果型トランジスタの概略縦断面図、第２図は同
実施例の電界効果型トランジスタにおける内部抵抗と空
乏層の形成状態を模式的に示す概略断面図、第３図は従
来の電界効果型トランジスタを示す概略断面図である。 １・・・高濃度基板 ３・・・低濃度層 ４ａ・・・チャンネル領域 ５・・・ソース層 ７・・・ゲート電極 ８・・・高濃度層 ９・・・ソース電極
用電界効果型トランジスタの概略縦断面図、第２図は同
実施例の電界効果型トランジスタにおける内部抵抗と空
乏層の形成状態を模式的に示す概略断面図、第３図は従
来の電界効果型トランジスタを示す概略断面図である。 １・・・高濃度基板 ３・・・低濃度層 ４ａ・・・チャンネル領域 ５・・・ソース層 ７・・・ゲート電極 ８・・・高濃度層 ９・・・ソース電極
Claims (1)
- （１）一導電形の高濃度基板上に一導電形の低濃度層を
形成し、該低濃度層に他導電形のチャンネル領域を設け
ると共に一導電形のソース層を形成し、それぞれにゲー
ト電極とソース電極とを設けてなる半導体装置であって
、 上記低濃度層の上記ゲート電極の直下位置に、上記高濃
度基板に接する一導電形の高濃度層を形成したことを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63155595A JPH025485A (ja) | 1988-06-23 | 1988-06-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63155595A JPH025485A (ja) | 1988-06-23 | 1988-06-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH025485A true JPH025485A (ja) | 1990-01-10 |
Family
ID=15609465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63155595A Pending JPH025485A (ja) | 1988-06-23 | 1988-06-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH025485A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0494576A (ja) * | 1990-08-11 | 1992-03-26 | Sharp Corp | 縦型パワーｍｏｓ ｆｅｔ |
| EP0525587A1 (de) * | 1991-07-29 | 1993-02-03 | Siemens Aktiengesellschaft | Durch Feldeffekt steuerbares Halbleiterbauelement |
| EP0779665A3 (ja) * | 1995-12-12 | 1997-10-08 | Siliconix Inc | |
| JP2000058834A (ja) * | 1998-08-12 | 2000-02-25 | Harris Corp | 導電性強化型ｍｏｓ―ゲ―ト半導体装置の製造方法 |
| US9722041B2 (en) | 2012-09-19 | 2017-08-01 | Vishay-Siliconix | Breakdown voltage blocking device |
-
1988
- 1988-06-23 JP JP63155595A patent/JPH025485A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0494576A (ja) * | 1990-08-11 | 1992-03-26 | Sharp Corp | 縦型パワーｍｏｓ ｆｅｔ |
| EP0525587A1 (de) * | 1991-07-29 | 1993-02-03 | Siemens Aktiengesellschaft | Durch Feldeffekt steuerbares Halbleiterbauelement |
| EP0779665A3 (ja) * | 1995-12-12 | 1997-10-08 | Siliconix Inc | |
| US5939752A (en) * | 1995-12-12 | 1999-08-17 | Siliconix Incorporated | Low voltage MOSFET with low on-resistance and high breakdown voltage |
| JP2000058834A (ja) * | 1998-08-12 | 2000-02-25 | Harris Corp | 導電性強化型ｍｏｓ―ゲ―ト半導体装置の製造方法 |
| US9722041B2 (en) | 2012-09-19 | 2017-08-01 | Vishay-Siliconix | Breakdown voltage blocking device |
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